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公開番号2024127621
公報種別公開特許公報(A)
公開日2024-09-20
出願番号2023036897
出願日2023-03-09
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 43/50 20230101AFI20240912BHJP()
要約【課題】高集積化の容易な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、フックアップ領域が第1方向に並ぶ複数の第1コンタクト電極対を備える。複数の第1コンタクト電極対は、それぞれ、第1方向に隣り合う2つのコンタクト電極を含み、複数の第1コンタクト電極対に含まれる2つのコンタクト電極の第3方向の長さの平均値は、いずれも同一又は近似している。
【選択図】図11
特許請求の範囲【請求項１】
第１方向に並ぶメモリ領域及びフックアップ領域を備える基板と、
前記基板の表面と交差する積層方向に積層され、前記メモリ領域及び前記フックアップ領域にわたって前記第１方向に延伸する複数の導電層と、
前記メモリ領域に設けられ、前記積層方向に延伸し、前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積膜と、
前記フックアップ領域に設けられ、前記第１方向に並び、前記積層方向に延伸し、前記複数の導電層の一部によって囲われた外周面を備え、前記複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極を含む第１コンタクト電極列と
を備え、
前記第１コンタクト電極列は、前記第１方向に並ぶ複数の第１コンタクト電極対を備え、
前記複数の第１コンタクト電極対は、それぞれ、前記第１方向に隣り合う２つのコンタクト電極を含み、
前記複数のコンタクト電極のうち、前記積層方向の長さが１番目及び２番目に大きい２つの前記コンタクト電極の前記積層方向の長さの平均値を第１の長さとし、
前記複数のコンタクト電極のうち、前記積層方向の長さが１番目及び２番目に小さい２つの前記コンタクト電極の前記積層方向の長さの平均値を第２の長さとすると、
前記複数の第１コンタクト電極対に含まれる前記２つのコンタクト電極の前記積層方向の長さの各平均値は、前記第１の長さよりも小さく、前記第２の長さよりも大きい
半導体記憶装置。
続きを表示（約 2,900 文字）【請求項２】
前記複数の第１コンタクト電極対に含まれる前記２つのコンタクト電極の前記積層方向の長さの平均値の最大値と最小値との差は、前記複数のコンタクト電極のうち、前記積層方向の長さが１番目に大きいものの前記積層方向の長さの半分以下である
請求項１記載の半導体記憶装置。
【請求項３】
前記複数のコンタクト電極のうち、前記第１方向に並ぶ任意の３つのコンタクト電極が、前記第１方向の一方側から順に第１コンタクト電極、第２コンタクト電極及び第３コンタクト電極である場合、
前記第１コンタクト電極及び前記第２コンタクト電極の前記積層方向の長さの差は、前記第２コンタクト電極及び前記第３コンタクト電極の前記積層方向の長さの差よりも大きい
請求項１記載の半導体記憶装置。
【請求項４】
前記フックアップ領域は、前記第１方向の一方側の第１領域と前記第１方向の他方側の第２領域とを備え、
前記第１領域における前記複数のコンタクト電極のうち、前記第１方向に並ぶ任意の３つのコンタクト電極が、前記第１方向の一方側から順に第１コンタクト電極、第２コンタクト電極及び第３コンタクト電極であり、
前記第２領域における前記複数のコンタクト電極のうち、前記第１方向に並ぶ任意の３つのコンタクト電極が、前記第１方向の他方側から順に第４コンタクト電極、第５コンタクト電極及び第６コンタクト電極である場合、
前記第１コンタクト電極及び前記第２コンタクト電極の前記積層方向の長さの差は、前記第２コンタクト電極及び前記第３コンタクト電極の前記積層方向の長さの差よりも大きく、
前記第５コンタクト電極及び前記第６コンタクト電極の前記積層方向の長さの差は、前記第６コンタクト電極及び前記第７コンタクト電極の前記積層方向の長さの差よりも大きい
請求項１記載の半導体記憶装置。
【請求項５】
前記フックアップ領域は、前記第１方向の一方側の第１領域と前記第１方向の他方側の第２領域とを備え、
前記第１領域における前記複数のコンタクト電極のうち、前記第１方向に並ぶ任意の３つのコンタクト電極が、前記第１方向の一方側から順に第１コンタクト電極、第２コンタクト電極及び第３コンタクト電極であり、
前記第２領域における前記複数のコンタクト電極のうち、前記第１方向に並ぶ任意の３つのコンタクト電極が、前記第１方向の他方側から順に第４コンタクト電極、第５コンタクト電極及び第６コンタクト電極である場合、
前記第１コンタクト電極及び前記第２コンタクト電極の前記積層方向の長さの差は、前記第２コンタクト電極及び前記第３コンタクト電極の前記積層方向の長さの差よりも小さく、
前記第４コンタクト電極及び前記第５コンタクト電極の前記積層方向の長さの差は、前記第５コンタクト電極及び前記第６コンタクト電極の前記積層方向の長さの差よりも小さい
請求項１記載の半導体記憶装置。
【請求項６】
前記フックアップ領域に設けられ、前記第１コンタクト電極列と前記第１方向と交差する第２方向に並ぶ、複数のコンタクト電極を含む第２コンタクト電極列を備え、
前記フックアップ領域は、前記第１方向に並ぶ複数の第２コンタクト電極対を備え、
前記複数の第２コンタクト電極対は、それぞれ、前記第２方向に隣り合う、前記第１コンタクト電極列に含まれる１つのコンタクト電極及び前記第２コンタクト電極列に含まれる１つのコンタクト電極を含み、
前記複数の第２コンタクト電極対に含まれる２つの前記コンタクト電極の前記積層方向の長さの平均値は、前記第１の長さよりも小さく、前記第２の長さよりも大きい
請求項１記載の半導体記憶装置。
【請求項７】
前記複数の第２コンタクト電極対に含まれる前記２つのコンタクト電極の前記第３方向の長さの平均値は、いずれも同一である
請求項６記載の半導体記憶装置。
【請求項８】
第１方向に並ぶメモリ領域及びフックアップ領域を備える基板と、
前記第１方向と交差する第２方向に並ぶ複数のメモリ構造と
を備え、
前記複数のメモリ構造は、それぞれ、
前記基板の表面と交差する積層方向に積層され、前記メモリ領域及び前記フックアップ領域にわたって前記第１方向に延伸する複数の導電層と、
前記メモリ領域に設けられ、前記積層方向に延伸し、前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積膜と、
前記フックアップ領域に設けられ、前記積層方向に延伸し、前記複数の導電層の一部によって囲われた外周面を備え、前記複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極と
を備え、
前記複数のコンタクト電極は、前記第１方向にｍ個（ｍは２以上の整数）並ぶと共に前記第２方向にｎ個（ｎは２以上の整数）並び、
（ｍ×ｎ）個のコンタクト電極の前記積層方向の長さの平均値より長いコンタクト電極が長コンタクト電極であり、その平均値より短いコンタクト電極が短コンタクト電極である場合、
前記第１方向から数えて（２ｍ－３）番目、かつ、前記第２方向から数えて（２ｎ－３）番目のコンタクト電極が前記長コンタクト電極であり、前記第１方向から数えて（２ｍ－２）番目、かつ、前記第２方向から数えて（２ｎ－３）番目のコンタクト電極が前記短コンタクト電極であり、
前記第１方向から数えて（２ｍ－３）番目、かつ、前記第２方向から数えて（２ｎ－２）番目のコンタクト電極が前記短コンタクト電極であり、前記第１方向から数えて（２ｍ－２）番目、かつ、前記第２方向から数えて（２ｎ－２）番目のコンタクト電極が前記長コンタクト電極である
半導体記憶装置。
【請求項９】
前記フックアップ領域は、前記第１方向に並ぶ複数の第１コンタクト電極対を備え、
前記複数の第１コンタクト電極対は、それぞれ、前記第１方向に隣り合う２つのコンタクト電極を含み、
前記複数の第１コンタクト電極対に含まれる前記２つのコンタクト電極の前記積層方向の長さの平均値の最大値と最小値との差は、前記複数のコンタクト電極のうち、前記積層方向の長さが１番目に大きいものの前記積層方向の長さの半分以下である
請求項８記載の半導体記憶装置。
【請求項１０】
前記複数のコンタクト電極のうち、前記第１方向に並ぶ任意の３つのコンタクト電極が、前記第１方向の一方側から順に第１コンタクト電極、第２コンタクト電極及び第３コンタクト電極である場合、
前記第１コンタクト電極及び前記第２コンタクト電極の前記積層方向の長さの差は、前記第２コンタクト電極及び前記第３コンタクト電極の前記積層方向の長さの差よりも大きい
請求項８記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 4,400 文字）【背景技術】
【０００２】
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ
３
Ｎ
４
）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【０００３】
特開２０１２－２４４１８０号公報
特開２０１９－０４７０９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高集積化の容易な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、第１方向に並ぶメモリ領域及びフックアップ領域を備える基板と、基板の表面と交差する積層方向に積層され、メモリ領域及びフックアップ領域にわたって第１方向に延伸する複数の導電層と、メモリ領域に設けられ、積層方向に延伸し、複数の導電層に対向する半導体層と、複数の導電層及び半導体層の間に設けられた電荷蓄積膜と、フックアップ領域に設けられ、第１方向に並び、積層方向に延伸し、複数の導電層の一部によって囲われた外周面を備え、複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極を含む第１コンタクト電極列と、を備える。第１コンタクト電極列は、第１方向に並ぶ複数の第１コンタクト電極対を備え、複数の第１コンタクト電極対は、それぞれ、第１方向に隣り合う２つのコンタクト電極を含み、複数のコンタクト電極のうち、積層方向の長さが１番目及び２番目に大きい２つのコンタクト電極の積層方向の長さの平均値を第１の長さとし、複数のコンタクト電極のうち、積層方向の長さが１番目及び２番目に小さい２つのコンタクト電極の積層方向の長さの平均値を第２の長さとすると、複数の第１コンタクト電極対に含まれる２つのコンタクト電極の積層方向の長さの各平均値は、第１の長さよりも小さく、第２の長さよりも大きい。
【図面の簡単な説明】
【０００６】
メモリダイＭＤの一部の構成を示す模式的な回路図である。
第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。
図２のチップＣ
Ｍ
の構成例を示す模式的な底面図である。
メモリダイＭＤの一部の構成を示す模式的な断面図である。
メモリダイＭＤの一部の構成を示す模式的な断面図である。
図３のＡで示した部分及びＢで示した部分の模式的な拡大図である。
図６のＣで示した部分の模式的な拡大図である。
チップＣ
Ｍ
の一部の構成を示す模式的な断面図である。
図６に示す構造をＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
図６に示す構造をＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
図６で示したフックアップ領域Ｒ
ＨＵ
の模式的な拡大図である。
図６で示したフックアップ領域Ｒ
ＨＵ
の模式的な拡大図である。
第１実施形態に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な平面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な平面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な平面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な平面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な平面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
第１実施形態に係るコンタクト電極ＣＣの径ｄ１２１及びピッチｄ１３１について説明するため模式的な断面図である。
比較例に係る半導体記憶装置の模式的な平面図である。
図４８で示したフックアップ領域Ｒ
ＨＵ
の模式的な拡大図である。
図４８で示したフックアップ領域Ｒ
ＨＵ
の模式的な拡大図である。
比較例に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
比較例に係るコンタクト電極ＣＣの径ｄ２１及びピッチｄ３１について説明するため模式的な断面図である。
第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第９実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第９実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第１０実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第１０実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第１１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第１１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第１２実施形態に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
同製造方法について説明するため模式的な断面図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
（【００１１】以降は省略されています）

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