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公開番号2024118858
公報種別公開特許公報(A)
公開日2024-09-02
出願番号2023025413
出願日2023-02-21
発明の名称半導体装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H01L 25/07 20060101AFI20240826BHJP(基本的電気素子)
要約
【課題】半導体素子が形成されるウェハにおける無駄な領域を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体装置は、第1チップと、第2チップと、を有する半導体チップを備える。第2チップは、第1チップと電気的に接続するように、第1チップ上で第1チップと接合される。第2チップの面積は、第1チップの面積よりも小さい。第2チップは、第2チップの上面に設けられる第1パッドを有する。
【選択図】図3
特許請求の範囲【請求項１】
第１チップと、
前記第１チップと電気的に接続するように、前記第１チップ上で前記第１チップと接合された第２チップと、
を有する半導体チップを備え、
前記第２チップの面積は、前記第１チップの面積よりも小さく、
前記第２チップは、前記第２チップの上面に設けられる第１パッドを有する、半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記第２チップは、前記第２チップの上面側に設けられる半導体基板を有し、
前記半導体基板は、前記半導体基板の上面から下面まで貫通する凹部を有し、
前記第１パッドは、前記凹部の底面から前記半導体基板の上方まで延伸する配線と一体的に構成され、前記半導体基板の上方に設けられ、
前記第１パッドおよび前記第１チップは、互いに電気的に接続されている、請求項１に記載の半導体装置。
【請求項３】
前記第２チップは、
前記第１チップとの接合面に設けられる第２パッドと、
前記凹部の底面から前記第２パッドまで延伸するように設けられ、前記第１パッドと前記第１チップとを電気的に接続する柱状電極と、
をさらに有する、請求項２に記載の半導体装置。
【請求項４】
前記半導体チップが搭載される配線基板と、
前記第１パッドと、前記配線基板と、を電気的に接続するワイヤと、
をさらに備える、請求項１に記載の半導体装置。
【請求項５】
前記半導体チップは、前記第１チップの上面で前記第２チップが設けられる第１領域とは異なる第２領域に設けられるスペーサをさらに備え、
前記スペーサの上面は、前記第２チップの上面と略平行である、請求項１に記載の半導体装置。
【請求項６】
前記スペーサは、第１樹脂を含む、請求項５に記載の半導体装置。
【請求項７】
前記スペーサは、
上面が前記第２チップの上面と略平行であるスペーサチップと、
スペーサチップの周囲に設けられる第２樹脂と、
を有する、請求項５に記載の半導体装置。
【請求項８】
前記スペーサは、前記第１チップと、前記スペーサチップと、の間に設けられる接着層をさらに有する、請求項７に記載の半導体装置。
【請求項９】
前記スペーサは、前記第１チップと、前記スペーサチップと、の間において、前記第１チップの上面に設けられる絶縁膜と接するように設けられる絶縁膜をさらに有する、請求項７に記載の半導体装置。
【請求項１０】
前記第２チップは、不揮発性メモリを有し、
前記第１チップは、前記不揮発性メモリを制御する制御回路を有する、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置およびその製造方法に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
２つのウェハを貼合する半導体導体において、それぞれウェハの半導体素子のサイズ（面積）にミスマッチが生じる場合、無駄な領域が増加してしまう。
【先行技術文献】
【特許文献】
【０００３】
特開２００４－３１６６９号公報
特開２００４－７９７０１号公報
特開２０１１－１４６５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体素子が形成されるウェハにおける無駄な領域を抑制することができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、第１チップと、第２チップと、を有する半導体チップを備える。第２チップは、第１チップと電気的に接続するように、第１チップ上で第１チップと接合される。第２チップの面積は、第１チップの面積よりも小さい。第２チップは、第２チップの上面に設けられる第１パッドを有する。
【図面の簡単な説明】
【０００６】
第１実施形態による半導体装置の構成の一例を示す断面図である。
第１実施形態による半導体装置の構成の一例を示す平面図である。
第１実施形態による半導体装置の構成の一例を示す断面図である。
第１実施形態による半導体装置の構成の一例を示す断面図である。
第１実施形態によるメモリセルアレイおよびトランジスタの構成の一例を示す断面図である。
第１実施形態による柱状部の構成の一例を示す断面図である。
第１実施形態による半導体装置の製造方法の一例を示す断面図である。
図７Ａに続く、半導体装置の製造方法の一例を示す斜視図である。
図７Ｂに続く、半導体装置の製造方法の一例を示す斜視図である。
図７Ｃに続く、半導体装置の製造方法の一例を示す斜視図である。
図７Ｄに続く、半導体装置の製造方法の一例を示す斜視図である。
図７Ｅに続く、半導体装置の製造方法の一例を示す斜視図である。
図７Ｆに続く、半導体装置の製造方法の一例を示す斜視図である。
図７Ｇに続く、半導体装置の製造方法の一例を示す斜視図である。
図７Ｈに続く、半導体装置の製造方法の一例を示す斜視図である。
図７Ｉに続く、半導体装置の製造方法の一例を示す斜視図である。
図７Ｊに続く、半導体装置の製造方法の一例を示す斜視図である。
図７Ｋに続く、半導体装置の製造方法の一例を示す斜視図である。
図７Ｌに続く、半導体装置の製造方法の一例を示す斜視図である。
第１実施形態による回路チップおよびアレイチップのサイズの一例を示す図である。
比較例による半導体装置の構成の一例を示す断面図である。
比較例による回路チップおよびアレイチップのサイズの一例を示す図である。
第２実施形態による半導体装置の構成の一例を示す断面図である。
第３実施形態による半導体チップの構成の一例を示す断面図である。
第４実施形態による半導体チップの構成の一例を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成の一例を示す断面図である。図２は、第１実施形態による半導体装置１の構成の一例を示す平面図である。図２のＡ－Ａ線は、断面図である図１に対応する断面を示す。
【０００９】
尚、図１および図２は、配線基板１０の表面に平行で互いに垂直なＸ方向およびＹ方向と、配線基板１０の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。
【００１０】
半導体装置１は、配線基板１０と、半導体チップ２０、３０～３３と、接着層４０～４３と、スペーサ５０と、樹脂層８０と、ボンディングワイヤ９０と、封止樹脂９１とを備えている。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリのパッケージである。
（【００１１】以降は省略されています）

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