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公開番号2024118835
公報種別公開特許公報(A)
公開日2024-09-02
出願番号2023025377
出願日2023-02-21
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G06F 12/02 20060101AFI20240826BHJP(計算;計数)
要約【課題】GC処理に伴うメモリシステムの性能劣化を抑制する。
【解決手段】一実施形態のメモリシステムは、各々が複数の物理メモリ領域を含む複数のブロックを含む不揮発性メモリと、論理アドレス空間を複数のバンクに分割し、複数のバンクの各々にブロックを対応づけるメモリコントローラと、を備える。メモリコントローラは、有効データが記憶される物理メモリ領域に対応する物理アドレスを論理アドレス空間上にマッピングするテーブルのうち、複数のバンクのうちの第1バンクに関する部分を選択的にスキャンし、スキャンの結果、第1バンクに対応づけられる第1ブロック内の第1物理メモリ領域に対応する第1物理アドレスを検出し、第1物理アドレスに基づいて、第1ブロックに記憶された第1有効データを読み出し、第1有効データを第1バンクに対応づけられる第2ブロックに書き込むように構成される。
【選択図】図10

特許請求の範囲【請求項１】
各々が複数の物理メモリ領域を含む複数のブロックを含む不揮発性メモリと、
論理アドレス空間を複数のバンクに分割し、前記複数のバンクの各々にブロックを対応づけるメモリコントローラと、
を備え、
前記メモリコントローラは、
有効データが記憶される物理メモリ領域に対応する物理アドレスを前記論理アドレス空間上にマッピングするテーブルのうち、前記複数のバンクのうちの第１バンクに関する部分を選択的にスキャンし、
前記スキャンの結果、前記第１バンクに対応づけられる第１ブロック内の第１物理メモリ領域に対応する第１物理アドレスを検出し、
前記第１物理アドレスに基づいて、前記第１ブロックに記憶された第１有効データを読み出し、
前記第１有効データを前記第１バンクに対応づけられる第２ブロックに書き込む
ように構成された、
メモリシステム。
続きを表示（約 1,400 文字）【請求項２】
前記メモリコントローラは、前記第１有効データが前記第２ブロックに書き込まれた後、前記第１ブロックと前記第１バンクとの対応付けを解消するように構成された、
請求項１記載のメモリシステム。
【請求項３】
前記メモリコントローラは、
前記スキャンの結果、前記第１バンクに対応づけられる１又は複数の第３ブロック内の第２物理メモリ領域に対応する第２物理アドレスを更に検出し、
前記第２物理アドレスに基づいて、前記第３ブロックに記憶された第２有効データを読み出し、
前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成される、
請求項１記載のメモリシステム。
【請求項４】
前記メモリコントローラは、
前記論理アドレス空間を前記複数のバンクとは独立に複数のアラインメント順番に分割し、
前記第１有効データ及び前記第２有効データを前記アラインメント順番に沿って並べ替えた状態で前記第２ブロックに書き込む
ように構成された、
請求項３記載のメモリシステム。
【請求項５】
前記メモリコントローラは、前記第２有効データを読み出すこと、及び前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込むことを実行するか否かを判定するように構成された、
請求項４記載のメモリシステム。
【請求項６】
前記メモリコントローラは、ホストからのシーケンシャルアクセス率が閾値以上の場合、前記第２有効データを読み出すこと、及び前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込むように構成された、
請求項５記載のメモリシステム。
【請求項７】
前記メモリコントローラは、閾値以上の数の前記第２物理アドレスが検出された場合、
前記第２有効データを読み出し、
前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項５記載のメモリシステム。
【請求項８】
前記メモリコントローラは、全てのアラインメント順番に対応する第２物理アドレスが検出された場合、
前記第２有効データを読み出し、
前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項７記載のメモリシステム。
【請求項９】
前記メモリコントローラは、前記検出された第１物理アドレスの数が前記検出された第２物理アドレスの数より多い場合、
前記第２有効データを読み出し、
前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項５記載のメモリシステム。
【請求項１０】
前記メモリコントローラは、前記検出された第１物理アドレスの数が前記検出された第２物理アドレスの数以下であり、かつ前記第３ブロックの数が閾値以上の場合、
前記第２有効データを読み出し、
前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項５記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリシステムに関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、不揮発性メモリを制御するメモリコントローラと、を含むメモリシステムが知られている。メモリコントローラは、不揮発性メモリにおけるデータ書込み可能なメモリ領域を確保するために、ＧＣ（Garbage Collection）処理を実行する。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１４／００６８１５２号明細書
米国特許第１１２１６３６８号明細書
米国特許第８７６２６２７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＧＣ処理に伴うメモリシステムの性能劣化を抑制する。
【課題を解決するための手段】
【０００５】
実施形態のメモリシステムは、各々が複数の物理メモリ領域を含む複数のブロックを含む不揮発性メモリと、論理アドレス空間を複数のバンクに分割し、上記複数のバンクの各々にブロックを対応づけるメモリコントローラと、を備える。上記メモリコントローラは、有効データが記憶される物理メモリ領域に対応する物理アドレスを上記論理アドレス空間上にマッピングするテーブルのうち、上記複数のバンクのうちの第１バンクに関する部分を選択的にスキャンし、上記スキャンの結果、上記第１バンクに対応づけられる第１ブロック内の第１物理メモリ領域に対応する第１物理アドレスを検出し、上記第１物理アドレスに基づいて、上記第１ブロックに記憶された第１有効データを読み出し、上記第１有効データを上記第１バンクに対応づけられる第２ブロックに書き込むように構成される。
【図面の簡単な説明】
【０００６】
第１実施形態に係る情報処理システムの構成の一例を示すブロック図。
第１実施形態に係るメモリシステムで管理される論理アドレス空間の構成の一例を示す図。
第１実施形態に係るメモリシステムで用いられる論理アドレスの構成の一例を示す図。
第１実施形態に係るバンクとブロックの関係の一例を示す図。
第１実施形態に係るメモリコントローラの全体構成の一例を示すブロック図。
第１実施形態に係るキャッシュのハードウェア構成の一例を示すブロック図。
第１実施形態に係るライトバッファのハードウェア構成の一例を示すブロック図。
第１実施形態に係るＬ２Ｐテーブルのデータ構造の一例を示す図。
第１実施形態に係るメモリコントローラの機能構成の一例を示すブロック図。
第１実施形態に係るメモリシステムにおけるＧＣ処理の一例を示すフローチャート。
第２実施形態に係るメモリシステムで用いられる論理アドレスの構成の一例を示す図。
第２実施形態に係るメモリシステムの機能構成の一例を示すブロック図。
第２実施形態に係るメモリシステムにおけるＧＣ処理の一例を示すフローチャート。
第２実施形態の変形例に係るメモリシステムにおけるＧＣ処理の一例を示すフローチャート。
第２実施形態の変形例に係るメモリシステムにおける判定処理の第１例を示すフローチャート。
第２実施形態の変形例に係るメモリシステムにおける判定処理の第２例を示すフローチャート。
第２実施形態の変形例に係るメモリシステムにおける判定処理の第３例を示すフローチャート。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【０００８】
１．第１実施形態
１．１構成
１．１．１情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
【０００９】
図１は、第１実施形態に係る情報処理システムの構成の一例を示すブロック図である。図１に示すように、情報処理システム１は、ホスト２及びメモリシステム３を含む。ホスト２及びメモリシステム３は、ホストバスＨＢを介して接続される。ホスト２及びメモリシステム３は、最小で６４バイト（Ｂ）のデータを通信するように構成される。以下では、ホスト２及びメモリシステム３間のデータ通信における最小単位を“アクセス粒度”とも呼ぶ。ホスト２及びメモリシステム３間の通信は、例えば、ＣＸＬ
TM
（Computer Express Link
TM
）に準拠する。
【００１０】
ホスト２は、例えば、データセンタ内のサーバである。ホスト２は、論理アドレス空間を、アクセス粒度に対応する論理アドレスで管理する。論理アドレス空間は、メモリシステム３にアクセスするためにホスト２によって使用されるメモリアドレス空間である。アクセス粒度が６４Ｂ（＝２
６
Ｂ）で、論理アドレス空間の容量（すなわち、ホスト２から見えるメモリシステム３の容量）が２５６ＧＢ（＝２
３８
Ｂ）の場合、論理アドレス空間は、３２（＝３８－６）ビット以上の論理アドレスで表現される。以下では、論理アドレスのビット幅がＮビットであるものとして説明する（Ｎは２以上の整数）。
（【００１１】以降は省略されています）

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