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公開番号2024081714
公報種別公開特許公報(A)
公開日2024-06-18
出願番号2024049458,2023026967
出願日2024-03-26,2011-02-23
発明の名称システム
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類G11C 5/02 20060101AFI20240611BHJP(情報記憶)
要約【課題】基板に合わせて不揮発性半導体素子などを配置しつつ、その性能特性の劣化を抑えることができるシステムを提供すること。
【解決手段】システムは、第1および第2の不揮発性半導体メモリと、揮発性半導体メモリと、回路素子と、コントローラと、第1から第3の信号線と、コネクタと、基板と、ホストと、を備える。第2の信号線は、回路素子と第1の不揮発性半導体メモリとを接続し、第1のビアホールを含む。第3の信号線は、第2の信号線から第1のビアホールによって分岐され第2の不揮発性半導体メモリと接続される。第3の信号線は、第2のビアホールを含む。平面視において、第1のビアホールが設けられた第1の領域と、第2のビアホールが設けられた第2の領域と、が重複しないように構成される。
【選択図】図9
特許請求の範囲【請求項１】
第１の不揮発性半導体メモリと、
第２の不揮発性半導体メモリと、
揮発性半導体メモリと、
第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた皮膜と、前記皮膜を覆う膜とが形成された回路素子と、
前記第１および第２の不揮発性半導体メモリと前記揮発性半導体メモリとを制御するコントローラと、
前記コントローラと前記回路素子とを接続する第１の信号線と、
前記回路素子と前記第１の不揮発性半導体メモリとを接続し、第１のビアホールを含む第２の信号線と、
前記第２の信号線から前記第１のビアホールによって分岐され前記第２の不揮発性半導体メモリと接続される第３の信号線と、
コネクタと、
前記第１および第２の不揮発性半導体メモリと前記回路素子と前記コントローラと前記コネクタとが搭載された基板と、
前記コネクタと接続されるホストと、
を備え、
前記基板は、
前記基板の表面に形成される配線パターンを備え、前記第１の不揮発性半導体メモリと前記回路素子とが搭載される表面層と、
前記基板の裏面に形成される配線パターンを備え、前記第２の不揮発性半導体メモリが搭載される裏面層と、
前記表面層と前記裏面層との間に設けられ、配線パターンを備える複数の内部配線層と、
を有し、
前記第３の信号線は第２のビアホールを含み、
平面視において、前記第１のビアホールが設けられた第１の領域と、前記第２のビアホールが設けられた第２の領域と、が重複しないように構成されるシステム。
続きを表示（約 1,100 文字）【請求項２】
前記第２の信号線は、前記複数の内部配線層の何れかの配線層である第１の配線層に形成される信号線と、前記複数の内部配線層の何れかの配線層であって前記第１の配線層と異なる第２の配線層に形成される信号線とを含む請求項１に記載のシステム。
【請求項３】
前記第３の信号線は、前記複数の内部配線層の何れかの配線層であって前記第１の配線層および前記第２の配線層と異なる第３の配線層に形成される信号線を含む請求項２に記載のシステム。
【請求項４】
平面視において、前記揮発性半導体メモリは、前記第１の不揮発性半導体メモリまたは前記第２の不揮発性半導体メモリから見て前記コネクタと同じ側に設けられるように構成される請求項１または請求項２に記載のシステム。
【請求項５】
前記第２の信号線は、前記第１の配線層に形成される信号線と前記第２の配線層に形成される信号線とを接続するために前記基板の表面とほぼ垂直方向に伸びる部分を含む請求項２に記載のシステム。
【請求項６】
前記基板は、前記コントローラと前記コネクタとを接続する第４の信号線が設けられた領域と、前記揮発性半導体メモリが設けられた領域とが、平面視において、重複しないように構成される請求項４に記載のシステム。
【請求項７】
前記第４の信号線はＳＡＴＡ信号線である請求項６に記載のシステム。
【請求項８】
前記コネクタは、前記ホストと接続するための電極を前記基板の前記裏面に備え、
前記第４の信号線は、前記基板の裏面層を通って前記コネクタの電極に接続される部分と、前記複数の内部配線層の何れかの配線層に形成される部分と、を備える請求項６または請求項７に記載のシステム。
【請求項９】
前記第１の不揮発性半導体メモリは底面に複数のボール状電極を備え、
前記第１の不揮発性半導体メモリの複数のボール状電極を経由して前記第１の不揮発性半導体メモリは前記基板と接続され、
前記第２の不揮発性半導体メモリは底面に複数のボール状電極を備え、
前記第２の不揮発性半導体メモリの前記複数のボール状電極を経由して前記第２の不揮発性半導体メモリは前記基板と接続される請求項１に記載のシステム。
【請求項１０】
前記基板は、平面視において、第１の辺とこれに直角な第２の辺とを備え、
前記コネクタは、前記基板の前記第１の辺に設けられ、
前記第１および第２の不揮発性半導体メモリは、平面視において、前記コントローラの位置から見て前記コネクタと反対側に設けられる請求項１に記載のシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、システムに関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
従来、コネクタが形成された基板上に、ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶素子が搭載された半導体装置が用いられている。また、半導体装置には、不揮発性半導体記憶素子の他に、揮発性半導体記憶素子や、不揮発性半導体素子および揮発性半導体素子を制御するコントローラが搭載される。
【０００３】
このような半導体装置は、その使用環境や規格などに合わせて、基板の形状や大きさが制約される場合がある。そして、基板の形状や大きさに合わせて不揮発性半導体記憶素子などを配置しつつ、その性能特性の劣化を抑えることが求められている。
【先行技術文献】
【特許文献】
【０００４】
特開２０１０－７９４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、基板の形状や大きさの制限に合わせて不揮発性半導体素子などを配置しつつ、その性能特性の劣化を抑えることができるシステムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、第１の不揮発性半導体メモリと、第２の不揮発性半導体メモリと、揮発性半導体メモリと、回路素子と、コントローラと、第１の信号線と、第２の信号線と、第３の信号線と、コネクタと、基板と、ホストと、を備えるシステムが提供される。前記回路素子には、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた皮膜と、前記皮膜を覆う膜とが形成される。前記コントローラは、前記第１および第２の不揮発性半導体メモリと前記揮発性半導体メモリとを制御する。前記第１の信号線は、前記コントローラと前記回路素子とを接続する。前記第２の信号線は、前記回路素子と前記第１の不揮発性半導体メモリとを接続し、第１のビアホールを含む。前記第３の信号線は、前記第２の信号線から前記第１のビアホールによって分岐され前記第２の不揮発性半導体メモリと接続される。前記基板は、前記第１および第２の不揮発性半導体メモリと前記回路素子と前記コントローラと前記コネクタとが搭載される。前記ホストは、前記コネクタと接続される。前記基板は、表面層と、裏面層と、複数の内部配線層と、を有する。前記表面層は、前記基板の表面に形成される配線パターンを備え、前記第１の不揮発性半導体メモリと前記回路素子とが搭載される。前記裏面層は、前記基板の裏面に形成される配線パターンを備え、前記第２の不揮発性半導体メモリが搭載される。前記複数の内部配線層は、前記表面層と前記裏面層との間に設けられ、配線パターンを備える。前記第３の信号線は第２のビアホールを含む。平面視において、前記第１のビアホールが設けられた第１の領域と、前記第２のビアホールが設けられた第２の領域と、が重複しないように構成される。
【図面の簡単な説明】
【０００７】
図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。
図２は、半導体装置の概略構成を示す平面図である。
図３は、半導体装置の詳細な構成を示す平面図である。
図４は、抵抗素子の概略構成を示す斜視図である。
図５は、基板の表面層（第１層）における回路構成を示す図である。
図６は、基板の裏面層（第８層）における回路構成を示す図である。
図７は、ドライブ制御回路とＮＡＮＤメモリとを接続する配線の構成を示す図であって、基板の層構成の概念図である。
図８は、第１の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。
図９は、ドライブ制御回路とＮＡＮＤメモリとを接続する配線の構成を示す図であって、基板の層構成の概念図である。
図１０は、第２の実施の形態にかかる半導体装置の詳細な構成を示す平面図である。
図１１は、図１０に示すＡ－Ａ線に沿った矢視断面図である。
図１２は、第２の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。
図１３は、図１２に示すＢ－Ｂ線に沿った矢視断面図である。
図１４は、第３の実施の形態にかかる半導体装置の概略構成を示す平面図である。
図１５は、ＮＡＮＤメモリの底面を示す図である。
図１６は、第３の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。
図１７は、第４の実施の形態にかかる半導体装置の概略構成を示す平面図である。
図１８は、第４の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施の形態）
図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。半導体装置１００は、ＳＡＴＡインタフェース（ＡＴＡＩ／Ｆ）２などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはＣＰＵコアなどのホスト装置（以下、ホストと略す）１と接続され、ホスト１の外部メモリとして機能する。ホスト１としては、パーソナルコンピュータのＣＰＵ、スチルカメラ、ビデオカメラなどの撮像装置のＣＰＵなどがあげられる。また、半導体装置１００は、ＲＳ２３２Ｃインタフェース（ＲＳ２３２ＣＩ／Ｆ）などの通信インタフェース３を介して、デバッグ用機器２００との間でデータを送受信することができる。
【００１０】
半導体装置１００は、不揮発性半導体記憶素子としてのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）１０と、コントローラとしてのドライブ制御回路４と、ＮＡＮＤメモリ１０よりも高速記憶動作が可能な揮発性半導体記憶素子であるＤＲＡＭ２０と、電源回路５と、状態表示用のＬＥＤ６と、ドライブ内部の温度を検出する温度センサ７とを備えている。温度センサ７は、例えばＮＡＮＤメモリ１０の温度を直接または間接的に測定する。ドライブ制御回路４は、温度センサ７による測定結果が一定温度以上となった場合に、ＮＡＮＤメモリ１０への情報の書き込みなどを制限して、それ以上の温度上昇を抑制する。
（【００１１】以降は省略されています）

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