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公開番号2024085676
公報種別公開特許公報(A)
公開日2024-06-27
出願番号2022200334
出願日2022-12-15
発明の名称半導体装置の製造方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H01L 25/07 20060101AFI20240620BHJP(基本的電気素子)
要約【課題】半導体チップを積層して半導体装置を製造する過程において、半導体チップ表面にパーティクルが付着することを防止可能な半導体装置の製造方法を提供する。
【解決手段】本開示に係る半導体装置の製造方法は、一方の表面上に第1保護層が形成されている第1半導体チップの他方の表面と基板の表面とが対向するように、前記基板上に前記第1半導体チップを配置し、前記第1半導体チップの前記一方の表面上に形成されている前記第1保護層を除去し、一方の表面上に第2保護層が形成されている第2半導体チップの他方の表面と前記第1半導体チップの前記一方の表面とが対向するように、前記第1半導体チップ上に前記第2半導体チップを配置する。
【選択図】図7
特許請求の範囲【請求項１】
一方の表面上に第１保護層が形成されている第１半導体チップの他方の表面と基板の表面とが対向するように、前記基板上に前記第１半導体チップを配置し、
前記第１半導体チップの前記一方の表面上に形成されている前記第１保護層を除去し、
一方の表面上に第２保護層が形成されている第２半導体チップの他方の表面と前記第１半導体チップの前記一方の表面とが対向するように、前記第１半導体チップ上に前記第２半導体チップを配置する、
半導体装置の製造方法。
続きを表示（約 1,400 文字）【請求項２】
前記第１半導体チップは前記第１半導体チップの前記他方の表面側に設けられ、第１半導体素子が形成されている第１デバイス層を有し、
前記第２半導体チップは前記第２半導体チップの前記他方の表面側に設けられ、第２半導体素子が形成されている第２デバイス層を有し、
前記基板上に前記第１半導体チップを配置することは、前記基板上に形成されている第１電極と前記第１半導体チップの前記第１半導体素子とを前記第１半導体チップの前記他方の表面に形成された第２電極により電気的に接続することを含み、
前記第１半導体チップ上に前記第２半導体チップを配置することは、前記第１半導体チップの前記一方の表面側に設けられた第３電極と前記第２半導体チップの前記第２半導体素子とを前記第２半導体チップの前記他方の表面に形成された第４電極により電気的に接続することを含む、
請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体ウエハの一方の面にウエハ保護層を形成し、半導体素子が形成された他方の面に支持基板を接着し、
前記ウエハ保護層を第１接着テープに接着し、
前記支持基板を削除し、
前記半導体ウエハを個片化して、一方の表面上に前記第１保護層が形成されている前記第１半導体チップ及び一方の表面上に前記第２保護層が形成されている前記第２半導体チップを含む複数の半導体チップを形成することを含む、
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記支持基板を削除後、
前記半導体ウエハの他方の面に第２接着テープを接着することを含む、
請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１半導体チップから数えてＮ番目（Ｎは３以上の自然数）の第Ｎ半導体チップの他方の表面と、前記第１半導体チップから数えてＮ－１番目であり、一方の表面上に第Ｎ－１保護層が形成されている第Ｎ－１半導体チップの一方の表面とが対向するように、前記第Ｎ－１半導体チップ上に前記第Ｎ半導体チップを配置し、
前記第Ｎ－１半導体チップの一方の表面上に形成されている前記第Ｎ－１保護層を除去することを含む、
請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第１半導体チップ及び前記第２半導体チップを含む複数の積層体を前記基板上に設け、
複数の前記積層体を封止材により封止し、
前記基板を切断して、複数の前記積層体を分離すること、をさらに含む
請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第１保護層及び前記第２保護層は感光性材料で形成されており、
前記第１保護層及び前記第２保護層にフォトリソグラフィによるパターンを形成することをさらに含む、
請求項１～６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記パターンが、位置確認用のマークを含む、
請求項７に記載の半導体装置の製造方法。
【請求項９】
前記パターンが、前記第１半導体チップ及び前記第２半導体チップを識別可能な識別マークを含む、
請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記パターンは、前記第１保護層及び前記第２保護層を貫通しない溝から形成される、
請求項７に記載の半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
続きを表示（約 3,200 文字）【背景技術】
【０００２】
複数の半導体チップを積層して半導体装置を製造する方法、及び当該方法で製造された半導体装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０２１／０２４７７０号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数の半導体チップを積層して半導体装置を製造する際、製造過程において半導体チップの表面に付着したパーティクルにより、接続不良またはショートサーキットなどの不具合が生じることがあった。
【課題を解決するための手段】
【０００５】
本開示の実施形態における半導体装置の製造方法は、一方の表面上に第１保護層が形成されている第１半導体チップの他方の表面と基板の表面とが対向するように、前記基板上に前記第１半導体チップを配置し、前記第１半導体チップの前記一方の表面上に形成されている前記第１保護層を除去し、一方の表面上に第２保護層が形成されている第２半導体チップの他方の表面と前記第１半導体チップの前記一方の表面とが対向するように、前記第１半導体チップ上に前記第２半導体チップを配置する。
【図面の簡単な説明】
【０００６】
図１は、実施形態における半導体チップを製造するフローを説明するフローチャートである。
図２は、実施形態における半導体装置の製造方法を説明するための断面図である。
図３は、実施形態におけるシリコン貫通電極を有する半導体ウエハの断面図である。
図４は、実施形態における半導体装置の製造方法を説明するための断面図である。
図５は、実施形態における半導体装置の製造方法を説明するための断面図である。
図６は、実施形態における半導体装置の製造方法を説明するための断面図である。
図７は、実施形態における半導体装置を製造するプロセスを説明するフローチャートである。
図８は、実施形態における半導体装置の製造方法を説明するための断面図である。
図９は、実施形態における半導体装置の製造方法を説明するための断面図である。
図１０は、実施形態における半導体装置の製造方法を説明するための断面図である。
図１１は、実施形態における半導体装置の製造方法を説明するための断面図である。
図１２は、実施形態における半導体装置の製造方法を説明するための断面図である。
図１３は、実施形態における半導体装置の製造方法を説明するための断面図である。
図１４は、実施形態における半導体装置の製造方法を説明するための断面図である。
図１５は、実施形態における半導体装置の製造方法を説明するための断面図である。
図１６は、実施形態における半導体装置を製造するフローを説明するフローチャートである。
図１７は、実施形態における半導体装置の製造方法を説明するための断面図である。
図１８は、実施形態における半導体装置の製造方法を説明するための断面図である。
図１９は、実施形態における半導体装置の製造方法を説明するための断面図である。
図２０は、実施形態における半導体装置の製造方法を説明するための断面図である。
図２１は、実施形態における半導体装置の製造方法を説明するための断面図である。
図２２は、実施形態における半導体装置の製造方法を説明するための断面図である。
図２３は、実施形態における半導体装置の製造方法を説明するための断面図である。
図２４は、実施形態における半導体装置の製造方法を説明するための断面図である。
図２５は、実施形態における半導体装置の製造方法を説明するための断面図である。
図２６は、変形例１における半導体装置の製造方法を説明するための平面図である。
図２７は、変形例１における半導体装置の製造方法を説明するための断面図である。
図２８は、変形例１における半導体装置の製造方法を説明するための平面図である。
図２９は、変形例１における半導体装置の製造方法を説明するための平面図である。
図３０は、変形例１における半導体装置の製造方法を説明するための断面図である。
図３１は、変形例２における半導体装置の製造方法を説明するための平面図である。
図３２は、変形例２における半導体装置の製造方法を説明するための平面図である。
図３３は、その他の変形例における半導体装置の製造方法を説明するための断面図である。
図３４は、その他の変形例における半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【０００７】
以下、本開示の一例に係る実施形態について、図面を参照して説明する。但し、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図ではない。すなわち、本開示の一例は、その趣旨を逸脱しない範囲で種々変形して実施することができる。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して、その説明を省略する場合がある。各図面は模式的なものであって、必ずしも実際の寸法や比率等とは一致しない。さらに、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。また、以下に説明する実施形態等は本開示の一部の実施形態等であって全ての実施形態ではない。さらに、本開示の実施形態等に基づいて、当業者が創造性のある行為を必要とせずに得られる他の実施形態等は、いずれも本開示の保護範囲に含まれる。
【０００８】
本明細書において、説明の便宜上、「上」または「下」という用語を用いる場合があるが、これらは図面における相対位置を説明するものであって、鉛直方向における上下とは異なる場合がある。また、明細書において、厚さ方向、積層方向、または上下方向ということがあるが、これらはいずれも積層構造で形成された積層方向を指すものである。ただし、厚さ方向、積層方向、及び上下方向は、厳密な積層方向である必要はなく、発明の趣旨を逸脱しない範囲で柔軟に理解されるべきである。
【０００９】
［実施形態］
本実施形態において例示される半導体装置は、半導体記憶装置である。半導体チップを積層して単位面積当たりの集積度を高めることが可能となるため、小面積にもかかわらず大容量の半導体記憶装置を提供することが可能となる。
【００１０】
半導体装置の一具体例である半導体記憶装置は、不揮発性メモリの一種のＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリである半導体記憶装置は、平面上の行列方向にメモリセルが複数配列された２次元ＮＡＮＤフラッシュメモリ、または行列方向及び上下方向（積層方向）にメモリセルが複数配列された３次元ＮＡＮＤフラッシュメモリである。なお、半導体記憶装置は、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等の揮発性メモリであってもよい。この場合、ＤＲＡＭである半導体記憶装置は、電界効果トランジスタ（ＦＥＴ、Ｆｉｅｌｄ－ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）と、キャパシタとで形成され、行列方向、または行列方向及び上下方向（積層方向）にアレイ状に配列された複数のメモリセルを含む。
（【００１１】以降は省略されています）

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