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公開番号2024084382
公報種別公開特許公報(A)
公開日2024-06-25
出願番号2022198629
出願日2022-12-13
発明の名称半導体集積回路の試験用基板、試験装置、及び試験方法
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類G01R 31/26 20200101AFI20240618BHJP(測定;試験)
要約【課題】バーンイン装置のリソースを効率よく使用することができ、DUT毎の構造上の差異を吸収することができ、試験炉内の環境的なバラツキを抑制することができる、半導体集積回路の試験用基板、試験装置、及び試験方法を提供する。
【解決手段】実施の形態に係る半導体集積回路の試験用基板は、バーンイン装置と試験対象デバイスである半導体集積回路が実装されるバーンインボードとの間に接続される基板と、基板上に配置されると共に、バーンイン装置とバーンインボードとの間の接続インタフェース構成を拡張する試験用回路とを備える。
【選択図】図1
特許請求の範囲【請求項１】
バーンイン装置と、試験対象デバイスである半導体集積回路が実装されるバーンインボードとの間に接続される基板と、
前記基板上に配置されると共に、前記バーンイン装置と前記バーンインボードとの間の接続インタフェース構成を拡張する試験用回路と
を備える、半導体集積回路の試験用基板。
続きを表示（約 1,700 文字）【請求項２】
前記バーンイン装置に接続するためのエッジ・コネクタと、
前記バーンインボードに接続するエッジ・コネクタ・ソケットと
を更に備える、請求項１に記載の半導体集積回路の試験用基板。
【請求項３】
前記試験用回路は、前記バーンイン装置と前記バーンインボードとの間のピンアサインを入れ替えるためのリレー素子を備えるスクランブル回路を備え、
前記リレー素子を前記バーンイン装置から制御することが可能である、請求項２に記載の半導体集積回路の試験用基板。
【請求項４】
前記試験用回路は、前記バーンイン装置から前記バーンインボードに供給される電源電圧を降圧するＤＣ／ＤＣコンバータを備える電源回路を備える、
請求項２に記載の半導体集積回路の試験用基板。
【請求項５】
前記試験用回路は、前記バーンイン装置から前記バーンインボードに供給される信号をマスクして前記バーンインボード毎に切り替える切り替え回路を備える、
請求項２に記載の半導体集積回路の試験用基板。
【請求項６】
前記試験用回路は、前記バーンイン装置から前記バーンインボードに供給される信号を選択するスイッチ回路を備える、
請求項２に記載の半導体集積回路の試験用基板。
【請求項７】
前記試験用回路は、前記バーンイン装置からの複数のスロットのリソースを１つの前記バーンインボードに供給する複数リソース入力回路を備える、
請求項２に記載の半導体集積回路の試験用基板。
【請求項８】
バーンイン装置と、
試験対象デバイスである半導体集積回路が実装されるバーンインボードと、
前記バーンイン装置と前記バーンインボードとの間に接続される試験用基板と
を備え、
前記試験用基板は、前記バーンイン装置と前記バーンインボードとの間の接続インタフェース構成を拡張する試験用回路を備える、
半導体集積回路の試験装置。
【請求項９】
複数の前記試験用回路が前記バーンイン装置と前記バーンインボードとの間に直列に接続されており、
各試験用回路は、
前記バーンイン装置と前記バーンインボードとの間のピンアサインを入れ替えるためのリレー素子を備えるスクランブル回路と、
前記バーンイン装置から前記バーンインボードに供給される電源電圧を降圧するＤＣ／ＤＣコンバータを備える電源回路と、
前記バーンイン装置から前記バーンインボードに供給される信号をマスクして前記バーンインボード毎に切り替える切り替え回路と、
前記バーンイン装置から前記バーンインボードに供給される信号を選択するスイッチ回路と、
前記バーンイン装置からの複数のスロットのリソースを１つの前記バーンインボードに供給する複数リソース入力回路と
のうちのいずれかを備える、
請求項８に記載の試験装置。
【請求項１０】
バーンイン装置と、試験対象デバイスである半導体集積回路が実装されるバーンインボードと、前記バーンイン装置と前記バーンインボードとの間に接続されると共に前記バーンイン装置と前記バーンインボードとの間の接続インタフェース構成を拡張する試験用回路を備える試験用基板とを備える、半導体集積回路の試験方法であって、
前記バーンインボードが前記バーンインボードを始動するステップと、
前記バーンインボードが前記試験用回路を始動するステップと、
前記試験用回路が前記接続インタフェース構成を拡張するステップと、
前記バーンインボードが前記バーンインボード上の前記試験対象デバイスの試験を実行するステップと、
前記バーンインボードが前記バーンインボード上の前記試験対象デバイスの試験を終了するステップと、
前記バーンインボードが前記試験用回路を停止するステップと、
前記バーンインボードが前記バーンインボードを停止するステップと
を含む、試験方法。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路の試験用基板、試験装置、及び試験方法に関する。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
半導体記憶装置などの半導体集積回路（以下、試験対象デバイス（ＤＵＴ（Devise Under Test））とも言う）について、初期不良の発生を抑制するためのストレス試験や製品の信頼性を確認する信頼性試験などが行われる。ストレス試験としては、例えばバーンイン（ＢＩ（Burn-In））試験などがあり、信頼性試験には、例えば環境試験、長期寿命試験などがある。バーンイン試験では、例えば、ウェハから切り出されてモールド樹脂にパッケージングされた状態のＤＵＴが載置されたバーンインボード（ＢＩボード）が使用される。バーンイン試験では、試験装置内の試験炉（以下、チャンバーとも言う）にバーンインボードが収納された状態で実施される。
【先行技術文献】
【特許文献】
【０００３】
特開２００４－１５７００２号公報
特許第５０００５３６号公報
特開平１０－１４２２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態は、バーンイン装置のリソースを効率よく使用することができ、ＤＵＴ毎の構造上の差異を吸収することができ、試験炉内の環境的なバラツキを抑制することができる、半導体集積回路の試験用基板、試験装置、及び試験方法を提供する。
【課題を解決するための手段】
【０００５】
実施の形態に係る試験用基板は、バーンイン装置と試験対象デバイスである半導体集積回路が実装されるバーンインボードとの間に接続される基板と、基板上に配置されると共に、バーンイン装置とバーンインボードとの間の接続インタフェース構成を拡張する試験用回路とを備える。
【図面の簡単な説明】
【０００６】
実施の形態に係る半導体集積回路の試験装置であるバーンイン試験装置の概略構成例を模式的に示すブロック図。
図１に示したバーンイン試験装置の接続例を模式的に示すブロック図。
バーンイン装置とバーンインボードとを直接接続する構成の一例を模式的に示すブロック図。
バーンイン装置とバーンインボードとをコントローラを介して接続する構成の別の例を模式的に示すブロック図。
第１の実施形態に係るバーンイン試験装置の概略構成例を模式的に示すブロック図。
シリアル通信インタフェースを用いて構成されたスクランブル回路の概略構成例を模式的に示すブロック図。
図５に示したスクランブル回路に含まれるリレー素子の入出力信号例を模式的に示すブロック図。
図６Ａに示したリレー素子の真理値表の一例を示す図。
図５に示したスクランブル回路に含まれるリレー制御ＩＣの入出力信号例を模式的に示すブロック図。
図７Ａに示したリレー制御ＩＣのタイミングチャートの一例を示す図。
図５に示したスクランブル回路の入出力信号例を模式的に示すブロック図。
図８Ａに示したスクランブル回路のリレー制御ＩＣのタイミングチャートの一例を示す図。
第２の実施形態に係るバーンイン試験装置の概略構成例を模式的に示すブロック図。
バーンイン装置内の電源をバーンインボードに直接供給する構成の一例を模式的に示すブロック図。
第２の実施形態の変形例に係るバーンイン試験装置の概略構成例を模式的に示すブロック図。
図１１に示したバーンイン試験装置の接続構成例を模式的に示すブロック図。
試験炉内に挿入されたバーンインボードの位置とファンからの風の関係例を模式的に示す図。
第３の実施形態に係るバーンイン試験装置の概略構成例を模式的に示すブロック図。
第３の実施形態の変形例に係るバーンイン試験装置の概略構成例を模式的に示すブロック図。
図１４又は図１５に示したバーンイン試験装置により実施される、バーンインボードのグループ化の一例を模式的に示すブロック図。
図１４に示したバーンイン試験装置によりバーンインボードをグループ化する際の出力波形の一例を模式的に示す図。
図１５に示したバーンイン試験装置によりバーンインボードをグループ化する際の出力波形の一例を模式的に示す図。
実施の形態に係るバーンイン試験装置において、複数の試験用基板を直列に接続した構成の接続例を模式的に示す図。
実施の形態に係るバーンイン試験装置において、複数の試験用基板を直列に接続した構成の一例を模式的に示すブロック図。
実施の形態に係るバーンイン試験装置において、複数の試験用基板を直列に接続した構成の別の例を模式的に示すブロック図。
実施の形態に係るバーンイン試験装置において、複数の試験用基板を直列に接続した構成の更に別の例を模式的に示すブロック図。
実施の形態に係るバーンイン試験装置において、複数の試験用基板を直列に接続した構成の更に別の例を模式的に示すブロック図。
実施の形態に係るバーンイン試験装置において、スクランブル回路を搭載した試験用基板を接続した場合の処理動作例を示す概略フローチャート。
図２４に示したフローチャートにおける、スクランブル回路始動処理の動作例を示す概略フローチャート。
図２４に示したフローチャートにおける、出力開始処理の処理動作例を示す概略フローチャート。
図２４に示したフローチャートにおける、試験開始処理の処理動作例を示す概略フローチャート。
図２４に示したフローチャートにおける、試験終了処理の処理動作例を示す概略フローチャート。
実施の形態に係るバーンイン試験装置において、電源回路を搭載した試験用基板を接続した場合の処理動作例を示す概略フローチャート。
図２９に示したフローチャートにおける、電源制御開始処理の処理動作例を示す概略フローチャート。
図２９に示したフローチャートにおける、電源制御終了処理の処理動作例を示す概略フローチャート。
実施の形態に係るバーンイン試験装置において、スクランブル回路を搭載した試験用基板と電源回路を搭載した試験用基板とを接続した場合の処理動作例を示す概略フローチャート。
【発明を実施するための形態】
【０００７】
次に、図面を参照して、実施の形態について説明する。以下に説明する明細書又は図面の記載において、同様の構成要素には同一の符号を付して説明を省略する。図面は模式的なものである。また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものである。実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
（実施の形態におけるバーンイン試験装置）
半導体記憶装置などの半導体集積回路（ＤＵＴ）の試験工程において、ウェハから切り出されてモールド樹脂でパッケージングされた状態で実施するバーンイン試験がある。このバーンイン試験では、例えば以下の３点の課題がある。
（１）バーンイン装置とバーンインボードとの間のピンアサイン（Pin Assignment）が統一されておらず、互換性のない組み合わせがある場合がある。ここで「ピンアサイン」とは、例えばＤＵＴの各ピンにどのような信号（役割り）が割り当てられるのかを決めた、ピンと信号との配置を意味する。ピンアサインの具体例としては、例えば、入力信号、出力信号、電源、グランドなどがある。一般的には、ＤＵＴのピンアサインが変わると、バーンイン装置側もそのＤＵＴのピンアサインに応じた変更が必要となる。
（２）バーンイン装置のリソースを効率よく使用して試験を行うことが難しい。バーンイン装置のリソースとしては、例えば電源リソースなどが挙げられる。
（３）ＤＵＴの同時測定数の増加により、バーンイン装置の試験炉内の環境的なバラツキが大きくなる。試験炉内の環境的なバラツキとしては、例えば、試験炉内の温度のバラツキがある。
【０００９】
そのため、本実施の形態は、バーンイン装置のリソースを効率よく使用することができ、ＤＵＴ毎の構造上の差異を吸収することができ、試験炉内の環境的なバラツキを抑制することができる、半導体集積回路の試験用基板、試験装置、及び試験方法を提供する。
【００１０】
図１は、実施の形態に係る半導体集積回路の試験装置であるバーンイン試験装置１の概略構成例を模式的に示している。図２は、図１に示したバーンイン試験装置１の接続例を模式的に示している。
（【００１１】以降は省略されています）

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