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公開番号2024062740
公報種別公開特許公報(A)
公開日2024-05-10
出願番号2022170786
出願日2022-10-25
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類G11C 7/22 20060101AFI20240501BHJP(情報記憶)
要約【課題】並行する複数のデータ配線を伝搬するデータ信号を正確に取り込める半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、センスアンプ、入出力回路、制御信号送信回路、入出力回路とセンスアンプの間に接続された複数のデータ配線を備える。制御信号送信回路に、第1クロック配線、第1クロック配線の一方の側面に沿って延伸する第2クロック配線、第1クロック配線の他方の側面に沿って延伸する第3クロック配線が接続されている。入出力回路とセンスアンプとの間でデータ配線を介してデータ信号を送受信するときに、制御信号送信回路は、第1クロック配線に第1クロック信号を出力し、第2クロック配線と第3クロック配線に、第1クロック信号と逆相の第2クロック信号を出力する。データ信号の受信側の回路は、第1クロック信号を遅延させるクロック遅延回路から出力される遅延クロック信号に応答してデータ信号を取り込む。
【選択図】図5
特許請求の範囲【請求項１】
複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイに接続されたセンスアンプと、
入出力回路と、
制御信号送信回路と、
前記入出力回路と前記センスアンプとの間に接続された複数のデータ配線と、
前記制御信号送信回路に接続された第１クロック配線と、
前記制御信号送信回路に接続され、前記第１クロック配線の一方の側面に配置されて前記第１クロック配線に沿って延伸する第２クロック配線と、
前記制御信号送信回路に接続され、前記第１クロック配線の他方の側面に配置されて前記第１クロック配線に沿って延伸する第３クロック配線と
を備え、
前記入出力回路と前記センスアンプとの間で前記複数のデータ配線を介してデータ信号を送受信するときに、前記制御信号送信回路は、
第１位相を有する第１クロック信号を、前記第１クロック信号の遷移のタイミングと前記データ信号の先頭を一致させて、前記データ信号を受信する受信側の回路に前記第１クロック配線を介して送信し、
前記第２クロック配線に、前記第１クロック信号とは逆相の第２位相を有する第２クロック信号を出力し、
前記第３クロック配線に、前記第２位相を有する第３クロック信号を出力し、
前記受信側の回路は、
前記第１クロック信号を遅延させるクロック遅延回路を有し、
前記クロック遅延回路から出力される遅延クロック信号に応答して前記データ信号を取り込む、
半導体記憶装置。
続きを表示（約 1,200 文字）【請求項２】
複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイに接続されたセンスアンプと、
入出力回路と、
制御信号送信回路と、
前記入出力回路と前記センスアンプとの間に接続された複数のデータ配線と、
前記制御信号送信回路に接続された第１クロック配線と、
前記制御信号送信回路に接続され、前記第１クロック配線の一方の側面に配置されて前記第１クロック配線に沿って延伸する第２クロック配線と、
前記制御信号送信回路に接続され、前記第１クロック配線の他方の側面に配置されて前記第１クロック配線に沿って延伸する第３クロック配線と
を備え、
前記入出力回路と前記センスアンプとの間で前記複数のデータ配線を介してデータ信号を送受信するときに、前記制御信号送信回路は、
第１位相を有する第１クロック信号を、前記第１クロック信号の遷移のタイミングと前記データ信号の末尾を一致させて、前記データ信号を受信する受信側の回路に前記第１クロック配線を介して送信し、
前記第２クロック配線に、前記第１位相を有する第２クロック信号を出力し、
前記第３クロック配線に、前記第１位相を有する第３クロック信号を出力し、
前記受信側の回路は、
前記複数のデータ配線を伝搬する前記データ信号を遅延させるデータ遅延回路を含み、
前記データ遅延回路から出力される遅延データ信号を、前記第１クロック信号に応答して取り込む、
半導体記憶装置。
【請求項３】
前記複数のデータ配線は、データ配線の間隔が第１配線間隔であり、前記データ配線のそれぞれが第１配線長を有し、
前記第１クロック配線、前記第２クロック配線および前記第３クロック配線は、それぞれ前記第１配線長を有し、
前記第１クロック配線と前記第２クロック配線の間隔、および、前記第１クロック配線と前記第３クロック配線の間隔は、前記第１配線間隔である、
請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記制御信号送信回路は、
前記第１クロック配線に前記第１クロック信号を出力する第１クロックドライバと、
前記第２クロック配線に前記第２クロック信号を出力する第２クロックドライバと、
前記第３クロック配線に前記第３クロック信号を出力する第３クロックドライバと
を備え、
前記第１クロックドライバの前記第１クロック信号を出力する駆動力は、前記複数のデータ配線に前記データ信号を出力する駆動力と同等である、請求項１又は２に記載の半導体記憶装置。
【請求項５】
前記第２クロックドライバの前記第２クロック信号を出力する駆動力および前記第３クロックドライバの前記第３クロック信号を出力する駆動力が、前記第１クロックドライバの前記第１クロック信号を出力する駆動力よりも大きい、請求項４に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 3,300 文字）【背景技術】
【０００２】
半導体記憶装置では、基板上に配置された回路ブロックの相互間が、データ信号が伝搬する信号配線（以下において、「データ配線」とも称する。）によって接続される。半導体記憶装置の動作の高速化に伴い、隣接して並行するデータ配線の本数が増加している。データ配線の間隔を狭くした場合に、データ配線の相互間の容量性カップリングの影響を受けて、データ配線でのデータ信号の伝搬速度にばらつきが生じる。その結果、複数のデータ配線をそれぞれ伝搬したデータ信号を受信する回路ブロックでの有効ウィンドウ（valid window）の幅が狭くなり、データ信号を正確に取り込むためのクロック信号の調整の難易度が高くなっている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第７０８４６８８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態が解決しようとする課題は、並行する複数のデータ配線を伝搬するデータ信号を正確に取り込める半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、メモリセルアレイに接続されたセンスアンプ、入出力回路、制御信号送信回路、入出力回路とセンスアンプの間に接続された複数のデータ配線を備える。制御信号送信回路に、第１クロック配線、第１クロック配線の一方の側面に沿って延伸する第２クロック配線、第１クロック配線の他方の側面に沿って延伸する第３クロック配線が接続されている。入出力回路とセンスアンプとの間でデータ配線を介してデータ信号を送受信するときに、制御信号送信回路は、第１クロック配線に第１クロック信号を出力し、第２クロック配線および第３クロック配線に、第１クロック信号と逆相の第２クロック信号を出力する。データ信号の受信側の回路は、第１クロック信号を遅延させるクロック遅延回路から出力される遅延クロック信号に応答してデータ信号を取り込む。
【図面の簡単な説明】
【０００６】
図１は、第１の実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。
図２は、第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
図３Ａは、不揮発性メモリの書き込み動作を指示するコマンドシーケンスの例である。
図３Ｂは、不揮発性メモリの書き込み動作に関するコマンドシーケンスの例である。
図４Ａは、不揮発性メモリの読み出し動作を指示するコマンドシーケンスの例である。
図４Ｂは、不揮発性メモリの読み出し動作に関するコマンドシーケンスの例である。
図５は、第１の実施形態に係る半導体記憶装置の構成の一部を示すブロック図である。
図６は、隣接データ配線の例を示す模式図である。
図７は、図６に示すデータ配線でのデータ信号の変化の例を示すタイミングチャートである。
図８は、図６に示すデータ配線でのデータ信号の変化の他の例を示すタイミングチャートである。
図９は、送信側の回路におけるデータ信号の例を示すタイミングチャートである。
図１０は、受信側の回路におけるデータ信号の例を示すタイミングチャートである。
図１１は、比較例の半導体記憶装置の構成を示すブロック図である。
図１２は、第１の実施形態に係る半導体記憶装置の制御信号送信回路の構成を示すブロック図である。
図１３は、第１の実施形態に係る半導体記憶装置の送信側の回路におけるデータ信号とクロック信号の例を示すタイミングチャートである。
図１４は、第１の実施形態に係る半導体記憶装置の受信側の回路におけるデータ信号とクロック信号の例を示すタイミングチャートである。
図１５Ａは、データバッファ回路の配置例を示す模式的な回路図である。
図１５Ｂは、クロックバッファ回路の配置例を示す模式的な回路図である。
図１６は、第１の実施形態に係る半導体記憶装置のクロック配線の端部の接続状態の例を示す模式的な回路図である。
図１７は、第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。
図１８は、第２の実施形態に係る半導体記憶装置の制御信号送信回路の構成を示すブロック図である。
図１９は、第２の実施形態に係る半導体記憶装置の送信側の回路におけるデータ信号とクロック信号の例を示すタイミングチャートである。
図２０は、第２の実施形態に係る半導体記憶装置の受信側の回路におけるデータ信号とクロック信号の例を示すタイミングチャートである。
図２１は、外側データ配線の例を示す模式図である。
図２２は、図２１に示すデータ配線でのデータ信号の変化の例を示すタイミングチャートである。
図２３は、第３の実施形態に係る半導体記憶装置の制御信号送信回路の構成を示すブロック図である。
図２４は、第３の実施形態に係る半導体記憶装置の送信側の回路におけるデータ信号とクロック信号の例を示すタイミングチャートである。
図２５は、図２１に示すデータ配線でのデータ信号の変化の例を示すタイミングチャートである。
図２６は、第４の実施形態に係る半導体記憶装置の制御信号送信回路の構成を示すブロック図である。
図２７は、第４の実施形態に係る半導体記憶装置の送信側の回路におけるデータ信号とクロック信号の例を示すタイミングチャートである。
図２８は、その他の実施形態に係る半導体記憶装置の制御信号送信回路の構成の例を示すブロック図である。
図２９は、その他の実施形態に係る半導体記憶装置の制御信号送信回路の構成の他の例を示すブロック図である。
【発明を実施するための形態】
【０００７】
次に、図面を参照して、実施形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。図面は模式的なものである。また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、部品の材質、形状、構造、配置などを特定するものではない。実施形態は、種々の変更を加えることができる。
【０００８】
（第１の実施形態）
本発明の第１の実施形態に係る半導体記憶装置は、例えば、図１に示すメモリシステムが含む不揮発性メモリ２に適用可能である。不揮発性メモリ２は、データを不揮発に記憶する半導体メモリである。不揮発性メモリ２は、例えばＮＡＮＤフラッシュメモリを備える。メモリコントローラ１が、不揮発性メモリ２の動作を制御する。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【０００９】
まず、図１に示すメモリシステムについて説明する。なお、以下の説明で、信号ＤＱ＜７：０＞は、各々が１ビットの信号である信号ＤＱ＜０＞、ＤＱ＜１＞、・・・、ＤＱ＜７＞の集合を意味する。信号ＤＱ＜７：０＞は、８ビットの信号である。
【００１０】
メモリコントローラ１は、ホストから命令を受け取り、受け取った命令に基づいて不揮発性メモリ２を制御する。具体的には、メモリコントローラ１は、ホストから書き込みを指示されたデータを不揮発性メモリ２に書き込み、ホストから読み出しを指示されたデータを不揮発性メモリ２から読み出してホストに送信する。不揮発性メモリ２の書き込み対象の不揮発性メモリセルは、メモリコントローラ１が指定する。以下において、不揮発性メモリ２の不揮発性メモリセルを「メモリセル」とも称する。
（【００１１】以降は省略されています）

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