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公開番号2024127653
公報種別公開特許公報(A)
公開日2024-09-20
出願番号2023036994
出願日2023-03-09
発明の名称センスアンプ回路
出願人ラピステクノロジー株式会社
代理人弁理士法人太陽国際特許事務所
主分類G11C 7/06 20060101AFI20240912BHJP(情報記憶)
要約【課題】スタンバイ状態から復帰する際のセンスアンプ回路の動作速度を改善する。
【解決手段】センスアンプ回路21は、ビットラインBLに流れる電流の値を電圧信号に変換すると共にスイッチングトランジスタ33及びプリチャージ回路24を含む変換回路23、並びにスイッチングトランジスタ33を制御するビット電位制御回路27であって、ビット電位制御回路27は、第1電流ミラー回路39、基準電圧CDVを受ける第1入力トランジスタ35、並びにビットラインBLに接続されたゲートを有する第2入力トランジスタ37を有する、ビット電位制御回路27を備え、ビット電位制御回路27は、第1電流ミラー回路39と第1入力トランジスタ35との間の第1制御トランジスタ41、第1制御トランジスタ41と第2電源線VSSとの間の第2制御トランジスタ43、及び第1制御トランジスタ41と第1電源線VDDとの間のキャパシタ45を更に含む。
【選択図】図2
特許請求の範囲【請求項１】
メモリセルに接続されたビットラインに流れる電流の値を電圧信号に変換するように構成されると共に、負荷回路、スイッチングトランジスタ及びプリチャージ回路を含む変換回路であって、前記スイッチングトランジスタは、前記電流に応答して前記負荷回路を前記ビットラインに接続し、前記プリチャージ回路は前記負荷回路に並列に接続される、変換回路と、
前記変換回路からの前記電圧信号を受けるように構成される出力回路と、
前記スイッチングトランジスタのゲートに接続される出力を有するビット電位制御回路であって、前記ビット電位制御回路は、第１電源線に接続された電源端子、第１端子、及び第２端子を有すると共に前記第１端子から前記第２端子への向きに電流をミラーする第１電流ミラー回路、基準電圧を受けるゲートを有すると共に前記第１電流ミラー回路の前記第１端子に接続された第１入力トランジスタ、並びに前記ビットラインに接続されたゲートを有すると共に前記第１電流ミラー回路の前記第２端子に接続された第２入力トランジスタを有する、ビット電位制御回路と、
を備え、
前記ビット電位制御回路は、
前記第１電流ミラー回路の前記第１端子と前記第１入力トランジスタとの間に接続された第１制御トランジスタ、
前記第１入力トランジスタと前記第１制御トランジスタとの共有ノードと前記第１電源線と異なる第２電源線との間に接続された第２制御トランジスタ、及び
前記共有ノードと前記第１電源線との間に接続されたキャパシタ、
を更に含み、
前記ビット電位制御回路の前記出力は、前記第１電流ミラー回路の前記第２端子からの信号を受け、
前記第１制御トランジスタのゲートは、第１アクティブ信号を受けると共に、前記第２制御トランジスタのゲートは、前記第１アクティブ信号の反転信号を受け、
前記プリチャージ回路は、前記第１アクティブ信号と異なる第２アクティブ信号によって規定された期間にプリチャージ動作を行い、
前記出力回路は、前記第２アクティブ信号に応答して、前記プリチャージ動作の後に活性化される、
センスアンプ回路。
続きを表示（約 1,200 文字）【請求項２】
前記第１電流ミラー回路は、前記第１電流ミラー回路の前記第１端子に接続されたゲート及びドレインを有する第１トランジスタと、前記第１トランジスタの前記ゲートからの信号に応答して動作するように構成される第２トランジスタと、を含み、
前記ビット電位制御回路は、前記第１電源線と前記第１電流ミラー回路の前記第１端子との間に接続される第３制御トランジスタを更に含み、
前記第３制御トランジスタのゲートは、前記第１アクティブ信号を受ける、
請求項１に記載されたセンスアンプ回路。
【請求項３】
前記ビット電位制御回路は、前記第２電源線と前記第１電流ミラー回路の前記第２端子との間に接続される第４制御トランジスタを更に含み、
前記第４制御トランジスタのゲートは、前記反転信号を受ける、
請求項２に記載されたセンスアンプ回路。
【請求項４】
前記負荷回路は、前記スイッチングトランジスタを介して前記ビットラインに接続されるゲート及びドレインを有する負荷トランジスタを含み、
前記出力回路は、前記メモリセルの記憶内容を判定するように規定される参照レベル電圧と、前記負荷トランジスタの前記ゲートからの電圧信号とに基づいて、前記メモリセルの記憶内容を判定するように構成される判定回路を含む、
請求項１に記載されたセンスアンプ回路。
【請求項５】
前記判定回路は、
前記参照レベル電圧を受けるゲートを有する参照トランジスタと、
前記負荷トランジスタの前記ゲートからの信号に応答した電流を流す第３トランジスタであっで、前記負荷トランジスタ及び前記第３トランジスタは、前記負荷トランジスタから前記第３トランジスタへの向きに電流をミラーする第２電流ミラー回路を構成する、第３トランジスタと、
前記第３トランジスタに流れる電流を流す第１端子及び前記参照トランジスタに流れる電流を流す第２端子を有すると共に、前記第１端子から前記第２端子への向きに電流をミラーする第３電流ミラー回路と、
を含む、
請求項４に記載されたセンスアンプ回路。
【請求項６】
前記出力回路の前記第３電流ミラー回路は、前記第３トランジスタに流れる電流を流す第４トランジスタと、前記第４トランジスタに流れる電流からのミラー電流を流す第５トランジスタとを含み、
前記参照トランジスタは、前記スイッチングトランジスタの導電型と異なる導電型を有する、
請求項５に記載されたセンスアンプ回路。
【請求項７】
前記参照トランジスタは前記判定回路の出力と前記第１電源線との間に接続され、
前記出力回路は、前記第２アクティブ信号に応答して、前記出力回路の前記出力に前記第１電源線の電位を提供するスイッチ回路を更に含む、
請求項６に記載されたセンスアンプ回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、センスアンプ回路に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
特許文献１は、消費電流を低減しつつメモリセルからの読出データを検出することが可能なセンスアンプ回路を開示する。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－０８５１５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電気的に書き換え可能な不揮発性半導体メモリ及び読み出し専用メモリといった半導体メモリアレイは、ビットラインの各々に接続された複数のメモリセルを備える。ビットラインの寄生キャパシタンスは、必然的に大きくなる。センスアンプ回路は、半導体メモリアレイ内のメモリセルの記憶内容を読み出すために用いられる。ビットラインの電位は、センスアンプが順次に半導体メモリアレイ内のメモリセルの記憶内容を読み出す際には、あるビット電位の辺りに維持されている。しかしながら、センスアンプ回路がスタンバイ状態から復帰する際には、ビットラインの電位は、不明であり、多くの場合、ビットラインの寄生キャパシタンスをチャージすること、及び更に高速動作のために、ビットラインのプリチャージを必要とする。
【０００５】
本発明は、スタンバイ状態から復帰する際のセンスアンプ回路の動作速度を改善することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１態様に係るセンスアンプ回路は、メモリセルに接続されたビットラインに流れる電流の値を電圧信号に変換するように構成されると共に、負荷回路、スイッチングトランジスタ及びプリチャージ回路を含む変換回路であって、前記スイッチングトランジスタは、前記電流に応答して前記負荷回路を前記ビットラインに接続し、前記プリチャージ回路は前記負荷回路に並列に接続される、変換回路と、前記変換回路からの前記電圧信号を受けるように構成される出力回路と、前記スイッチングトランジスタのゲートに接続される出力を有するビット電位制御回路であって、前記ビット電位制御回路は、第１電源線に接続された電源端子、第１端子、及び第２端子を有すると共に前記第１端子から前記第２端子への向きに電流をミラーする第１電流ミラー回路、基準電圧を受けるゲートを有すると共に前記第１電流ミラー回路の前記第１端子に接続された第１入力トランジスタ、並びに前記ビットラインに接続されたゲートを有すると共に前記第１電流ミラー回路の前記第２端子に接続された第２入力トランジスタを有する、ビット電位制御回路と、を備え、前記ビット電位制御回路は、前記第１電流ミラー回路の前記第１端子と前記第１入力トランジスタとの間に接続された第１制御トランジスタ、前記第１入力トランジスタと前記第１制御トランジスタとの共有ノードと前記第１電源線と異なる第２電源線との間に接続された第２制御トランジスタ、及び前記共有ノードと前記第１電源線との間に接続されたキャパシタ、を更に含み、前記ビット電位制御回路の前記出力は、前記第１電流ミラー回路の前記第２端子からの信号を受け、前記第１制御トランジスタのゲートは、第１アクティブ信号を受けると共に、前記第２制御トランジスタのゲートは、前記第１アクティブ信号の反転信号を受け、前記プリチャージ回路は、前記第１アクティブ信号と異なる第２アクティブ信号によって規定された期間にプリチャージ動作を行い、前記出力回路は、前記第２アクティブ信号に応答して、前記プリチャージ動作の後に活性化される。
【発明の効果】
【０００７】
上記の態様によれば、スタンバイ状態から復帰する際のセンスアンプ回路の動作速度を改善できる。
【図面の簡単な説明】
【０００８】
図１は、本実施形態に係る半導体メモリ回路を示すブロック図である。
図２は、本実施形態に係る半導体メモリ回路のセンスアンプ回路の主要部を示すブロック図である。
図３は、本実施形態に係る半導体メモリ回路の出力回路の主要部を示すブロック図である。
図４は、本実施形態に係る半導体メモリ回路の主要ノードのための制御回路の出力波形を示す図面である。
図５は、スタートアップ回路を含まないセンスアンプ回路の回路図を示す。
図６は、図５のセンスアンプ回路の動作波形を示す図面である。
図７は、図５のセンスアンプ回路及び実施例に係るセンスアンプ回路の回路シミュレーションの波形を示す図面である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明を実施するための各実施の形態について説明する。引き続く説明において、同一又は類似の部分には同一又は類似の符号を付して複写的な説明を省略する。
【００１０】
図１は、本実施形態に係る半導体メモリ回路を示すブロック図である。
（【００１１】以降は省略されています）

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