特許ウォッチ

公開番号2025034330
公報種別公開特許公報(A)
公開日2025-03-13
出願番号2023140644
出願日2023-08-31
発明の名称基準電圧源回路
出願人日清紡マイクロデバイス株式会社
代理人SSIP弁理士法人
主分類G05F 3/20 20060101AFI20250306BHJP(制御;調整)
要約【課題】回路構成に含まれるPNPバイポーラトランジスタのベース電流増幅率による影響を低減することにより、基準電圧を安定的に出力する。
【解決手段】基準電圧を出力するための基準電圧源回路において、本回路に含まれる第1PNPバイポーラトランジスタ、又は、PNPバイポーラトランジスタのエミッタ電流の差が減少するように、第1PNPバイポーラトランジスタ、又は、第2PNPバイポーラトランジスタの少なくとも一方のエミッタに補償電流を供給するための補償電流供給部を備える。
【選択図】図1
特許請求の範囲【請求項１】
各々のソースが共通の電源に接続される第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ及び第３ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタ及び前記第３ＰＭＯＳトランジスタのゲートが接続される出力端子、前記第１ＰＭＯＳトランジスタのドレーンが接続される正入力端子、及び、前記第２ＰＭＯＳトランジスタのドレーンが接続される負入力端子を有する第１演算増幅器と、
各々のコレクタ及びベースが接地点に接続された第１ＰＮＰバイポーラトランジスタ及び第２ＰＮＰバイポーラトランジスタと、
前記第１ＰＭＯＳトランジスタのドレーンと前記接地点との間に設けられた第１抵抗と、
前記第１ＰＭＯＳトランジスタのドレーンと前記第１抵抗との間に設けられた第１ノードと、
前記第１ノードと前記第１ＰＮＰバイポーラトランジスタのエミッタとの間に設けられた第２抵抗と、
前記第２ＰＭＯＳトランジスタのドレーンと前記第２ＰＮＰバイポーラトランジスタのエミッタとの間に設けられた第２ノードと、
前記第２ノードと前記接地点との間に設けられた第３抵抗と、
前記第３ＰＭＯＳトランジスタのドレーンと前記接地点との間に設けられた第４抵抗と、
前記第３ＰＭＯＳトランジスタのドレーンと前記第４抵抗との間に設けられた出力端子と、
前記第１ＰＮＰバイポーラトランジスタ、又は、第２ＰＮＰバイポーラトランジスタのエミッタ電流の差が減少するように、前記第１ＰＮＰバイポーラトランジスタ、又は、前記第２ＰＮＰバイポーラトランジスタの少なくとも一方のエミッタに補償電流を供給するための補償電流供給部と、
を備える、基準電圧源回路。
続きを表示（約 1,400 文字）【請求項２】
前記補償電流供給部は、前記第１ＰＮＰバイポーラトランジスタ、及び、第２ＰＮＰバイポーラトランジスタのエミッタ電流が等しくなるように前記補償電流を供給する、請求項１に記載の基準電圧源回路。
【請求項３】
前記補償電流供給部は、前記第１ＰＮＰバイポーラトランジスタ、及び、前記第２ＰＮＰバイポーラトランジスタに対して、前記補償電流として、第１補償電流、及び、第２補償電流をそれぞれ供給するように構成される、請求項１又は２に記載の基準電圧源回路。
【請求項４】
前記補償電流供給部は、
各々のソースが前記電源に接続される第４ＰＭＯＳトランジスタ（Ｍｐ１）及び第５ＰＭＯＳトランジスタ（Ｍｐ２）、第６ＰＭＯＳトランジスタ（Ｍｐ３）と、
前記第４ＰＭＯＳトランジスタ及び前記第５ＰＭＯＳトランジスタのゲートが接続される出力端子、前記第４ＰＭＯＳトランジスタのドレーンが接続される正入力端子、及び、前記第５ＰＭＯＳトランジスタの
ドレーンが接続される負入力端子を有する第２演算増幅器（Ａ１）と、
各々のコレクタが前記接地点に接続され、各々のベースが互いに接続された第３ＰＮＰバイポーラトランジスタ（Ｑｐ１）及び第４ＰＮＰバイポーラトランジスタ（Ｑｐ２）と、
前記第４ＰＭＯＳトランジスタのドレーンと前記第３ＰＮＰバイポーラトランジスタのエミッタとの間に設けられた第５抵抗（Ｒ１）と、
前記第３ＰＮＰバイポーラトランジスタ及び前記第４ＰＮＰバイポーラトランジスタのベース間に設けられた第３ノードと、
ドレーンが前記第３ノードに接続され、ソースが前記接地点に接続された第１ＮＭＯＳトランジスタ（Ｍｎ１）と、
ゲート及びドレーンが前記第１ＮＭＯＳトランジスタのゲートに接続され、ソースが前記接地点に接続された第２ＮＭＯＳトランジスタ（Ｍｎ２）と、
ソースが前記第２ＮＭＯＳトランジスタのドレーンに接続され、ゲートが前記第４ＰＮＰバイポーラトランジスタのエミッタに接続された第３ＮＭＯＳトランジスタ（Ｍｎ３）と、
ドレーンが前記第３ＮＭＯＳトランジスタのドレーンに接続された第６ＰＭＯＳトランジスタ（Ｍｐ３）と、
ドレーンが前記第３ＰＮＰバイポーラトランジスタのエミッタに接続された第７ＰＭＯＳトランジスタ（Ｍｐ４）と、
、ドレーンが前記第４ＰＮＰバイポーラトランジスタのエミッタに接続された第８ＰＭＯＳトランジスタ（Ｍｐ５）と、
前記第１ＰＮＰバイポーラトランジスタのエミッタに接続されることにより、前記第１補償電流を出力可能なドレーンを有する第９ＰＭＯＳトランジスタ（Ｍｐ８）と、
前記第２ＰＮＰバイポーラトランジスタのエミッタに接続されることにより、前記第２補償電流を出力可能なドレーンを有する第１０ＰＭＯＳトランジスタ（Ｍｐ９）と、
を備え、
前記第６ＰＭＯＳトランジスタ、前記第７ＰＭＯＳトランジスタ、前記第８ＰＭＯＳトランジスタ、前記第９ＰＭＯＳトランジスタ及び前記第１０ＰＭＯＳトランジスタは、各々のソースが前記電源に接続され、各々のゲートが前記第６ＰＭＯＳトランジスタのドレーンに接続される、請求項３に記載の基準電圧源回路。
【請求項５】
前記出力端子から出力される基準電圧はバンドギャップ電圧より低い、請求項１又は２に記載の基準電圧源回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、基準電圧源回路に関する。
続きを表示（約 3,500 文字）【背景技術】
【０００２】
集積回路上のアナログ回路では、基準電圧を生成するための回路構成として基準電圧源回路が多く用いられている。この種の基準電圧源回路として、例えば非特許文献１には、バンドギャップ電圧（≒１．２Ｖ）よりも低い定電圧を生成するための回路構成が開示されている。
【先行技術文献】
【非特許文献】
【０００３】
Ｈ．ｂａｎｂａ， “ＡＣＭＯＳｂａｎｄｇａｐｒｅｆｅｒｅｎｃｅｃｉｒｃｕｉｔｗｉｔｈｓｕｂ－１－Ｖｏｐｅｒａｔｉｏｎ，”ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ－ＳｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．３４，ｎｏ．５ｐｐ．６７０－６７４，Ｍａｙ．１９９９．
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで図３及び図４を参照して、非特許文献１に開示された基準電圧源回路１´を参考技術として説明する。図３は参考技術に係る基準電圧源回路１´を示す回路図であり、図４は図３の基準電圧源回路１´から出力される基準電圧Ｖ
ＲＥＦｐ
の温度特性を示すシミュレーション結果である。
【０００５】
基準電圧源回路１´は、ＰＭＯＳトランジスタＭ
ｐ１ｐ
、Ｍ
ｐ２ｐ
、Ｍ
ｐ３ｐ
、電源Ｖ
ＤＤ
、演算増幅器Ａ
１ｐ
、抵抗Ｒ
１ｐ
、Ｒ
２ｐ
、Ｒ
３ｐ
、Ｒ
４ｐ
、ＰＮＰバイポーラトランジスタＱ
ｐ１ｐ
、Ｑ
ｐ２ｐ
を有する。ＰＭＯＳトランジスタＭ
ｐ１ｐ
、Ｍ
ｐ２ｐ
、Ｍ
ｐ３ｐ
は、各々のソースが電源Ｖ
ＤＤ
に接続されるとともに、各々のゲートが演算増幅器Ａ
１ｐ
の出力端子に接続される。またＰＭＯＳトランジスタＭ
ｐ１ｐ
のドレーンは演算増幅器Ａ
１ｐ
の正入力端子に接続され、ＰＭＯＳトランジスタＭ
ｐ２ｐ
のドレーンは、演算増幅器Ａ
１ｐ
の負入力端子に接続される。
【０００６】
またＰＭＯＳトランジスタＭ
ｐ１ｐ
のドレーンと接地点ＧＮＤとの間には抵抗Ｒ
２ｐ
が設けられる。ＰＭＯＳトランジスタＭ
ｐ１ｐ
のドレーンと抵抗Ｒ
２ｐ
との間に設けられた第１ノードＮ
１
には、抵抗Ｒ
１ｐ
を介して、ＰＮＰバイポーラトランジスタＱ
ｐ１ｐ
のエミッタが接続される。ＰＭＯＳトランジスタＭ
ｐ２ｐ
のドレーンと接地点ＧＮＤとの間には抵抗Ｒ
３ｐ
が設けられる。ＰＭＯＳトランジスタＭ
ｐ２ｐ
のドレーンと抵抗Ｒ
３ｐ
との間に設けられた第２ノードＮ
２
には、ＰＮＰバイポーラトランジスタＱ
ｐ２ｐ
のエミッタ端子が接続される。ＰＮＰバイポーラトランジスタＱ
ｐ１ｐ
及びＰＮＰバイポーラトランジスタＱ
ｐ２ｐ
は、各々のコレクタ及びベースはそれぞれ接地点ＧＮＤに接続される。またＰＭＯＳトランジスタＭ
ｐ３ｐ
のドレーンは抵抗Ｒ
４ｐ
を介して接地点ＧＮＤに接続される。ＰＭＯＳトランジスタＭ
ｐ３ｐ
のドレーンと抵抗Ｒ
４ｐ
との間には、基準電圧Ｖ
ＲＥＦｐ
を出力可能な出力端子が設けられる。
【０００７】
続いて上記構成を有する基準電圧源回路の動作原理について説明する。一般的に、ＰＮＰバイポーラトランジスタの特性は、コレクタ電流をＩ
Ｃ
、正規化エミッタ面積比をｘ、飽和電流をＩ
Ｓ
、ベースエミッタ間電圧をＶ
ＢＥ
、電気素量をｑ、ボルツマン定数をｋ、絶対温度をＴ、熱電圧をＶ
Ｔ
＝ｋ×Ｔ÷ｑ、ベース電流をＩ
Ｂ
、ベース電流増幅率β、エミッタ電流をＩ
Ｅ
とすると、以下の関係が成立する。
Ｉ
Ｃ
＝ｘ×Ｉ
Ｓ
×ｅｘｐ（Ｖ
ＥＢ
／Ｖ
Ｔ
），Ｉ
Ｃ
＝βＩ
Ｂ
，Ｉ
Ｃ
＋Ｉ
Ｂ
＝Ｉ
Ｅ
（１）
【０００８】
図３に示す回路構成において、ＰＭＯＳトランジスタＭ
ｐ１ｐ
のドレーン電流Ｉ
ｄＭｐ１ｐ
、及び、ＰＭＯＳトランジスタＭ
ｐ２ｐ
のドレーン電流Ｉ
ｄＭｐ２ｐ
は、演算増幅器Ａ
１ｐ
の電圧利得Ａ
１ｐ
、演算増幅器Ａ
１ｐ
の正入力端子の電位Ｖ
＋ｐ
、演算増幅器の負入力端子の電位Ｖ
－ｐ
、ＰＭＯＳトランジスタＭ
ｐ１ｐ
の電圧電流変換率ｇ
ｍＭｐ１ｐ
、ＰＭＯＳトランジスタＭ
ｐ２ｐ
の電圧電流変換率ｇ
ｍＭｐ２ｐ
を用いて、それぞれ次式で表される。
Ｉ
ｄＭｐ１ｐ
＝ｇ
ｍＭｐ１ｐ
Ａ
１ｐ
（ｖ
＋ｐ
－ｖ
－ｐ
）（２）
Ｉ
ｄＭｐ２ｐ
＝ｇ
ｍＭｐ２ｐ
Ａ
１ｐ
（ｖ
＋ｐ
－ｖ
－ｐ
）（３）
【０００９】
（２）式の両辺をｇ
ｍＭｐ１ｐ
Ａ
１ｐ
で除算し、（３）式の両辺をｇ
ｍＭｐ２ｐ
Ａ
１ｐ
で除算することで、上記（２）式及び（３）式は、それぞれ以下のように変形される。
Ｉ
ｄＭｐ１ｐ
／ｇ
ｍＭｐ１ｐ
Ａ
１ｐ
＝（ｖ
＋ｐ
－ｖ
－ｐ
）（４）
Ｉ
ｄＭｐ２ｐ
／ｇ
ｍＭｐ２ｐ
Ａ
１ｐ
＝（ｖ
＋ｐ
－ｖ
－ｐ
）（５）
ここで演算増幅器Ａ
１ｐ
の電圧利得Ａ
１ｐ
を十分に大きく設計すると、（４）式及び（５）式の左辺は、ともにゼロとみなすことができるため、次式が成立する。
ｖ
＋ｐ
＝ｖ
－ｐ
（６）
また図１の回路図によれば、演算増幅器Ａ
１ｐ
の負入力端子の電位ｖ
－ｐ
は、ＰＮＰバイポーラトランジスタＱ
ｐ２ｐ
のエミッタベース間電圧Ｖ
ＥＢＱｐ２ｐ
に等しくなるため、上記（６）式は以下のように表すことができる。
ｖ
＋ｐ
＝ｖ
－ｐ
＝Ｖ
ＥＢＱｐ２ｐ
（７）
【００１０】
ここで抵抗Ｒ
２ｐ
及び抵抗Ｒ
３ｐ
を等しい抵抗値Ｒ
ＥＢｐ
を有するように設計すると、抵抗Ｒ
２ｐ
に流れる電流Ｉ
Ｒ２ｐ
、及び、抵抗Ｒ
３ｐ
に流れる電流Ｉ
Ｒ３ｐ
は、上記（７）式を用いて、それぞれ次式のように等しくなる。
Ｉ
Ｒ２ｐ
＝ｖ
＋ｐ
／Ｒ
２ｐ
＝Ｖ
ＥＢＱｐ２ｐ
／Ｒ
ＥＢｐ
（８）
Ｉ
Ｒ３ｐ
＝ｖ
－ｐ
／Ｒ
３ｐ
＝Ｖ
ＥＢＱｐ２ｐ
／Ｒ
ＥＢｐ
（９）
（【００１１】以降は省略されています）

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