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公開番号2024134115
公報種別公開特許公報(A)
公開日2024-10-03
出願番号2023044229
出願日2023-03-20
発明の名称半導体メモリ及びメモリシステム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/24 20060101AFI20240926BHJP(情報記憶)
要約【課題】ラッチ回路のリーク電流を低減できる半導体メモリ及びメモリシステムを提供する。
【解決手段】実施形態の半導体メモリは、データを記憶可能なメモリセルと、メモリセルに書き込むデータあるいはメモリセルから読み出されたデータを記憶するラッチ回路ADLと、メモリセル及びラッチ回路ADLを制御するシーケンサ15とを備える。シーケンサ15は、リリースコマンドRLに基づいてラッチ回路ADLへの電源としての電圧VSSの供給を制御する。
【選択図】図13
特許請求の範囲【請求項１】
データを記憶可能な第１メモリセル、
前記第１メモリセルに書き込むデータ、あるいは前記第１メモリセルから読み出されたデータを記憶する第１ラッチ回路、
前記第１メモリセル及び前記第１ラッチ回路を制御する制御回路、
を備える半導体メモリと、
前記半導体メモリを制御するコントローラと、
を具備し、
前記コントローラは、第１コマンドを前記半導体メモリに送信し、
前記制御回路は、前記第１コマンドに基づいて前記第１ラッチ回路への電源としての第１電圧の供給を制御するメモリシステム。
続きを表示（約 1,500 文字）【請求項２】
前記第１ラッチ回路は、前記第１電圧が供給される第１ノードと、前記第１電圧と異なる電源としての第２電圧が供給される第２ノードとを有する請求項１に記載のメモリシステム。
【請求項３】
前記制御回路は、前記第１コマンドに基づいて、前記第１ラッチ回路への前記第１電圧の供給を停止する請求項１に記載のメモリシステム。
【請求項４】
前記第１コマンドに基づいて、前記第１ラッチ回路に供給される前記第１電圧は、接地電圧より高く、前記第２電圧より低い請求項２に記載のメモリシステム。
【請求項５】
前記第１ノードと接地電圧が供給される第３ノードとの間に接続された第１トランジスタをさらに具備する請求項２に記載のメモリシステム。
【請求項６】
前記第１ノードと接地電圧が供給される第３ノードとの間に接続された第１トランジスタと、
前記第１ノードと前記第３ノードとの間に接続された第２トランジスタ及び抵抗素子と、
をさらに具備する請求項２に記載のメモリシステム。
【請求項７】
前記制御回路は、前記第１メモリセルに対して書き込み動作を実行し、前記書き込み動作は、プログラム動作と、前記プログラム動作により前記第１メモリセルに書き込まれたデータを検証するプログラムベリファイ動作とを含み、
前記制御回路は、前記書き込み動作において、前記第１コマンドを受信し、かつ前記プログラムベリファイ動作が終了したときに、前記第１電圧の供給を停止する請求項１に記載のメモリシステム。
【請求項８】
前記制御回路は、前記第１メモリセルに対して読み出し動作を実行し、
前記制御回路は、前記読み出し動作において、前記第１コマンドを受信し、かつ前記読み出し動作が終了したときに、前記第１電圧の供給を停止する請求項１に記載のメモリシステム。
【請求項９】
前記第１メモリセル及び前記第１ラッチ回路を含む第１メモリセルアレイと、
データを記憶可能な第２メモリセル、及び前記第２メモリセルに書き込むデータ、あるいは前記第２メモリセルから読み出されたデータを記憶する第２ラッチ回路を含む第２メモリセルアレイと、
を備え、
前記制御回路は、前記第１コマンドに基づいて、前記第１ラッチ回路に供給される前記第１電圧、及び前記第２ラッチ回路に供給される電源としての第３電圧を制御する請求項１に記載のメモリシステム。
【請求項１０】
データを記憶可能な第１メモリセル、
前記第１メモリセルに書き込むデータ、あるいは前記第１メモリセルから読み出されたデータを記憶する第１ラッチ回路、第２ラッチ回路、及び第３ラッチ回路、
データを記憶可能な第２メモリセル、
前記第２メモリセルに書き込むデータ、あるいは前記第２メモリセルから読み出されたデータを記憶する第４ラッチ回路、第５ラッチ回路、及び第６ラッチ回路、
前記第１メモリセル、前記第２メモリセル、前記第１ラッチ回路、前記第２ラッチ回路、前記第３ラッチ回路、前記第４ラッチ回路、前記第５ラッチ回路、及び前記第６ラッチ回路を制御する制御回路、
を備える半導体メモリと、
前記半導体メモリを制御するコントローラと、
を具備し、
前記コントローラは、第１コマンドを前記半導体メモリに送信し、
前記制御回路は、前記第１コマンドに基づいて前記第１ラッチ回路及び前記第４ラッチ回路に供給される電源としての第１電圧を制御するメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体メモリ及びメモリシステムに関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
不揮発性の半導体メモリとして、例えば、メモリセルが二次元あるいは三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリと、ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラとにより、メモリシステムが構成される。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１１６７８４号公報
特許第４３８８２７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ラッチ回路のリーク電流を低減できる半導体メモリ及びメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体メモリは、データを記憶可能な第１メモリセルと、前記第１メモリセルに書き込むデータ、あるいは前記第１メモリセルから読み出されたデータを記憶する第１ラッチ回路と、前記第１メモリセル及び前記第１ラッチ回路を制御する制御回路とを備える。前記制御回路は、外部から供給される第１コマンドに基づいて前記第１ラッチ回路への電源としての第１電圧の供給を制御する。
【０００６】
実施形態のメモリシステムは、データを記憶可能な第１メモリセル、前記第１メモリセルに書き込むデータ、あるいは前記第１メモリセルから読み出されたデータを記憶する第１ラッチ回路、前記第１メモリセル及び前記第１ラッチ回路を制御する制御回路を備える半導体メモリと、前記半導体メモリを制御するコントローラとを備える。前記コントローラは、第１コマンドを前記半導体メモリに送信し、前記制御回路は、前記第１コマンドに基づいて前記第１ラッチ回路への電源としての第１電圧の供給を制御する。
【図面の簡単な説明】
【０００７】
第１実施形態に係るメモリシステムの回路構成を示すブロック図である。
第１実施形態に係るメモリセルアレイ内のブロックの回路図である。
第１実施形態に係るメモリセルアレイの平面レイアウトの一部を示す図である。
第１実施形態に係るメモリセルアレイの一部の断面図である。
第１実施形態に係るメモリピラーの断面図である。
第１実施形態に係るメモリセルトランジスタの取り得る閾値電圧分布とデータの関係を示す図である。
第１実施形態に係る半導体メモリ内のセンスアンプの回路構成を示す図である。
第１実施形態に係るセンスアンプ内のセンスユニットの回路図である。
第１実施形態に係るセンスユニット内のラッチ回路ＡＤＬの回路図である。
第１実施形態に係るセンスユニット内のラッチ回路ＢＤＬの回路図である。
第１実施形態に係るセンスユニット内のラッチ回路ＣＤＬの回路図である。
第１実施形態に係る電源オンオフモードを示すタイミングチャートである。
第１実施形態に係るメモリシステムの動作の概要を示す図である。
第１実施形態に係るメモリシステムの書き込み動作及び読み出し動作の第１例を示すフローチャートである。
図１４に示す書き込み動作及び読み出し動作の第１例のタイミングチャートである。
第１実施形態に係るメモリシステムの書き込み動作及び読み出し動作の第２例を示すフローチャートである。
図１６に示す書き込み動作及び読み出し動作の第２例のタイミングチャートである。
第２実施形態に係るセンスユニット内のラッチ回路ＡＤＬの回路図である。
第２実施形態に係るセンスユニット内のラッチ回路ＢＤＬの回路図である。
第２実施形態に係るセンスユニット内のラッチ回路ＣＤＬの回路図である。
第２実施形態に係る電源オンオフモード及び低リークモードを示すタイミングチャートである。
第２実施形態に係るメモリシステムの動作の概要を示す図である。
第２実施形態に係るメモリシステムの書き込み動作及び読み出し動作の第１例を示すフローチャートである。
図２３に示す書き込み動作及び読み出し動作の第１例のタイミングチャートである。
第２実施形態に係るメモリシステムの書き込み動作及び読み出し動作の第２例を示すフローチャートである。
図２５に示す書き込み動作及び読み出し動作の第２例のタイミングチャートである。
【発明を実施するための形態】
【０００８】
以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
【０００９】
機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【００１０】
以下に、実施形態の半導体メモリ（あるいは、半導体記憶装置）及びメモリコントローラを備えるメモリシステムについて説明する。半導体メモリとして、メモリセルトランジスタが半導体基板の上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。ＮＡＮＤ型フラッシュメモリは、データを不揮発に記憶可能な半導体記憶装置である。
（【００１１】以降は省略されています）

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