特許ウォッチ

公開番号2025042416
公報種別公開特許公報(A)
公開日2025-03-27
出願番号2023149422
出願日2023-09-14
発明の名称チャージポンプ回路及びPLL回路
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H03L 7/089 20060101AFI20250319BHJP(基本電子回路)
要約【課題】低雑音で設置面積の拡大を抑制でき、かつ設計工数の増加を抑制できるチャージポンプ回路を提供する。
【解決手段】実施形態に係るチャージポンプ回路は、電流源と、電流源に接続された入力端を有する第1カレントミラー回路と、第1カレントミラー回路の出力端に接続された入力端を有する第2カレントミラー回路と、第2カレントミラー回路の第1出力端に接続された入力端を有する第3カレントミラー回路と、第2カレントミラー回路の第2出力端に接続された第1端を有する第1スイッチと、第1ノードを介して第3カレントミラー回路の出力端、及び第1スイッチの第2端に接続された出力端子と、を備える。
【選択図】図2

特許請求の範囲【請求項１】
電流源と、
前記電流源に接続された入力端を有する第１カレントミラー回路と、
前記第１カレントミラー回路の出力端に接続された入力端を有する第２カレントミラー回路と、
前記第２カレントミラー回路の第１出力端に接続された入力端を有する第３カレントミラー回路と、
前記第２カレントミラー回路の第２出力端に接続された第１端を有する第１スイッチと、
第１ノードを介して、前記第３カレントミラー回路の出力端及び前記第１スイッチの第２端に接続された出力端子と、
を備えた、チャージポンプ回路。
続きを表示（約 2,200 文字）【請求項２】
前記第１カレントミラー回路及び前記第３カレントミラー回路は、それぞれ第１導電型を有するトランジスタを含み、
前記第２カレントミラー回路は、前記第１導電型と異なる第２導電型を有するトランジスタを含む、
請求項１記載のチャージポンプ回路。
【請求項３】
前記第１カレントミラー回路は、
第２ノードを介して前記電流源に接続されたドレイン及びゲートを有する第１トランジスタと、
前記第２ノードに接続されたゲートと、第３ノードを介して前記第２カレントミラー回路の入力端に接続されたドレインと、を有する第２トランジスタと、
を含み、
前記第２カレントミラー回路は、
前記第３ノードに接続されたドレイン及びゲートを含む第３トランジスタと、
第４ノードを介して前記第３カレントミラー回路の入力端に接続されたドレインと、前記第３ノードに接続されたゲートと、を有する第４トランジスタと、
前記第１スイッチの前記第１端に接続されたドレインと、前記第３ノードに接続されたゲートと、を有する第５トランジスタと、
を含み、
前記第３カレントミラー回路は、
前記第４ノードに接続されたドレイン及びゲートを有する第６トランジスタと、
前記第１ノードに接続されたドレインと、前記第４ノードに接続されたゲートと、を有する第７トランジスタと、
を含む、
請求項２記載のチャージポンプ回路。
【請求項４】
前記第２カレントミラー回路の第３出力端に接続された入力端を有する第４カレントミラー回路と、
前記第４カレントミラー回路の出力端に接続された第１端、及び前記第１ノードに接続された第２端を有する第２スイッチと、
を更に含む、
請求項１記載のチャージポンプ回路。
【請求項５】
前記第１カレントミラー回路、前記第３カレントミラー回路、及び前記第４カレントミラー回路は、それぞれ第１導電型を有するトランジスタを含み、
前記第２カレントミラー回路は、前記第１導電型と異なる第２導電型を有するトランジスタを含む、
請求項４記載のチャージポンプ回路。
【請求項６】
前記第１カレントミラー回路は、
第２ノードを介して前記電流源に接続されたドレイン及びゲートを有する第１トランジスタと、
前記第２ノードに接続されたゲートと、第３ノードを介して前記第２カレントミラー回路の入力端に接続されたドレインと、を有する第２トランジスタと、
を含み、
前記第２カレントミラー回路は、
前記第３ノードに接続されたドレイン及びゲートを含む第３トランジスタと、
第４ノードを介して前記第３カレントミラー回路の入力端に接続されたドレインと、前記第３ノードに接続されたゲートと、を有する第４トランジスタと、
前記第１スイッチの前記第１端に接続されたドレインと、前記第３ノードに接続されたゲートと、を有する第５トランジスタと、
第５ノードを介して前記第４カレントミラー回路の入力端に接続されたドレインと、前記第３ノードに接続されたゲートと、を有する第８トランジスタと、
を含み、
前記第３カレントミラー回路は、
前記第４ノードに接続されたドレイン及びゲートを有する第６トランジスタと、
前記第１ノードに接続されたドレインと、前記第４ノードに接続されたゲートと、を有する第７トランジスタと、
を含み、
前記第４カレントミラー回路は、
前記第５ノードに接続されたドレイン及びゲートを有する第９トランジスタと、
前記第２スイッチの前記第１端に接続されたドレインと、前記第５ノードに接続されたゲートと、を有する第１０トランジスタと、
を含む、
請求項５記載のチャージポンプ回路。
【請求項７】
請求項１乃至請求項６のいずれか一項記載のチャージポンプ回路と、
前記チャージポンプ回路と接続される位相周波数比較器と、
前記チャージポンプ回路と接続されるループフィルタと、
前記ループフィルタと接続される電圧制御発振器と、
前記位相周波数比較器及び前記電圧制御発振器と接続される分周器と、
を含む、ＰＬＬ回路。
【請求項８】
前記チャージポンプ回路は、
前記第１スイッチがオン状態の場合、前記出力端子を介して前記ループフィルタに第１電流を出力し、
前記第１スイッチがオフ状態の場合、前記出力端子を介して前記ループフィルタから第２電流を入力される
ように構成された、
請求項７記載のＰＬＬ回路。
【請求項９】
第１状態において、前記位相周波数比較器に入力される信号の１周期にわたって前記チャージポンプ回路から前記ループフィルタに出力される前記第１電流に基づく電荷の総量は、前記周期にわたって前記ループフィルタから前記チャージポンプ回路に入力される前記第２電流に基づく電荷の総量と略等しい、
請求項８記載のＰＬＬ回路。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、チャージポンプ回路及びＰＬＬ回路に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
基準となる周波数に同期した信号を生成するための回路として、ＰＬＬ（Phase Locked Loop）回路が知られている。ＰＬＬ回路は、チャージポンプ（ＣＰ：Charge Pump）回路を含む。ＰＬＬ回路においてチャージポンプ回路は、例えば、位相検出器が検出した誤差信号（電圧）を電流信号に変換する。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９―５７７５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
低雑音で設置面積の拡大を抑制でき、かつ設計工数の増加を抑制できるチャージポンプ回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係るチャージポンプ回路は、電流源と、電流源に接続された入力端を有する第１カレントミラー回路と、第１カレントミラー回路の出力端に接続された入力端を有する第２カレントミラー回路と、第２カレントミラー回路の第１出力端に接続された入力端を有する第３カレントミラー回路と、第２カレントミラー回路の第２出力端に接続された第１端を有する第１スイッチと、第１ノードを介して第３カレントミラー回路の出力端、及び第１スイッチの第２端に接続された出力端子と、を備える。
【図面の簡単な説明】
【０００６】
図１は、実施形態に係るＰＬＬ回路の構成を示すブロック図。
図２は、実施形態に係るチャージポンプ回路及びループフィルタ回路の構成を示す回路図。
図３は、実施形態に係るＰＬＬ回路におけるセットアップ動作で印加される各種信号の波形の第１例を示す波形図。
図４は、実施形態に係るＰＬＬ回路におけるセットアップ動作で印加される各種信号の波形の第２例を示す波形図。
図５は、実施形態に係るチャージポンプ回路において、電流吐き出し期間及び電流吸い込み期間に印加される信号の状態及び各種電流の大きさの一例を示すタイミングチャート。
図６は、実施形態に係るチャージポンプ回路及びループフィルタの、電流吐き出し期間における電流経路の一例を示す回路図。
図７は、実施形態に係るチャージポンプ回路及びループフィルタの、電流吸い込み期間における電流経路の一例を示す回路図。
【発明を実施するための形態】
【０００７】
以下に実施形態が図面を参照して記述される。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同じ文字を含んだ参照符号で表される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００８】
以下の説明において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が常時あるいは選択的に導電性となる中間要素を介して間接的に、又は中間要素を介することなく直接的に第２要素に接続されていることを含む。
【０００９】
以下の説明において、スイッチの両端が、スイッチを介して電気的に接続されている状態をオン状態と呼び、スイッチを介して電気的に接続されていない状態をオフ状態と呼ぶ。
【００１０】
１．構成
１．１ＰＬＬ回路
図１は、実施形態に係るＰＬＬ（Phase Locked Loop）回路の構成の一例を示すブロック図である。
（【００１１】以降は省略されています）

関連特許