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公開番号2025025499
公報種別公開特許公報(A)
公開日2025-02-21
出願番号2023130314
出願日2023-08-09
発明の名称演算増幅器および半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H03F 3/45 20060101AFI20250214BHJP(基本電子回路)
要約【課題】出力回路のアイドリング電流を適切に制御できる演算増幅器および半導体装置を提供する。
【解決手段】演算増幅器1,2は、第1入力電圧および第2入力電圧が入力されるPMOS入力差動対100,200と、第1入力電圧および第2入力電圧が入力されるNMOS入力差動対102,202とを含み、動作する入力差動対がPMOS入力差動対100,200とNMOS入力差動対102,202とで切り替え可能に構成された入力回路10,20と、基準電流を生成する電流生成回路140,240,300と、基準電流の増加に応じて増加するアイドリング電流が流れ、PMOS入力差動対およびNMOS入力差動対の出力信号に応じた出力電圧を生成する出力回路16,28と、を備える。電流生成回路140,240,300は、アイドリング電流の低下条件が満たされた場合に、低下条件が満たされていない場合よりも基準電流が大きくなるように構成される。
【選択図】図3
特許請求の範囲【請求項１】
第１入力電圧および第２入力電圧が入力されるＰＭＯＳ入力差動対と、前記第１入力電圧および前記第２入力電圧が入力されるＮＭＯＳ入力差動対とを含み、動作する入力差動対が前記ＰＭＯＳ入力差動対と前記ＮＭＯＳ入力差動対とで切り替え可能に構成された入力回路と、
基準電流を生成する電流生成回路と、
前記基準電流の増加に応じて増加するアイドリング電流が流れ、前記ＰＭＯＳ入力差動対および前記ＮＭＯＳ入力差動対の出力信号に応じた出力電圧を生成する出力回路と、を備え、
前記電流生成回路は、前記アイドリング電流の低下条件が満たされた場合に、前記低下条件が満たされていない場合よりも前記基準電流が大きくなるように構成される、
演算増幅器。
続きを表示（約 970 文字）【請求項２】
前記低下条件は、前記第１入力電圧および前記第２入力電圧のコモン電圧が所定電圧よりも高いことである、
請求項１に記載の演算増幅器。
【請求項３】
前記入力回路は、動作する入力差動対が前記第１入力電圧および前記第２入力電圧のコモン電圧に応じて切り替わるように構成され、
前記低下条件は、前記コモン電圧が、前記ＮＭＯＳ入力差動対が動作する電圧にあることである、
請求項１に記載の演算増幅器。
【請求項４】
前記入力回路は、前記ＰＭＯＳ入力差動対および前記ＮＭＯＳ入力差動対を動作させるための電流を供給するテイル電流源をさらに有し、
前記電流生成回路は、第１基準電流を供給する基準電流源を有し、前記ＰＭＯＳ入力差動対が動作している場合には、前記基準電流が前記第１基準電流となり、前記ＮＭＯＳ入力差動対が動作している場合には、前記基準電流が前記第１基準電流に第２基準電流を加えた電流となるように構成され、
前記第２基準電流は、前記テイル電流源が供給する電流をカレントミラー回路でコピーした電流である、
請求項３に記載の演算増幅器。
【請求項５】
前記出力回路は、Ｐチャネル型のＭＯＳトランジスタで構成された第１出力トランジスタとＮチャネル型のＭＯＳトランジスタで構成された第２出力トランジスタとがプッシュプル接続されて構成され、
前記電流生成回路は、Ｐチャネル型のＭＯＳトランジスタで構成された前記基準電流が流れる第１基準トランジスタと、Ｎチャネル型のＭＯＳトランジスタで構成された前記基準電流が流れる第２基準トランジスタとをさらに有し、
前記第１出力トランジスタ、前記第２出力トランジスタ、前記第１基準トランジスタおよび前記第２基準トランジスタは、前記第１出力トランジスタのゲート・ソース間電圧が前記第１基準トランジスタのゲート・ソース間電圧と等しく、前記第２出力トランジスタのゲート・ソース間電圧が前記第２基準トランジスタのゲート・ソース間電圧と等しくなるように設けられる、
請求項１に記載の演算増幅器。
【請求項６】
請求項１～５のいずれか一項に記載の演算増幅器を備えた半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、演算増幅器および半導体装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
２つの入力電圧の差分を増幅するために、演算増幅器が利用される。特許文献１には、Ｐチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成されたＰＭＯＳ入力差動対と、Ｎチャネル型のＭＯＳトランジスタで構成されたＮＭＯＳ入力差動対と、出力段とを備える演算増幅器が記載されている。この演算増幅器は、ＰＭＯＳ入力差動対およびＮＭＯＳ入力差動対に入力される２つの入力電圧に応じて、出力段から出力電圧を出力する。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１３２３５７号公報
【０００４】
［概要］
しかしながら、本発明者らは、以下の課題を認識するに至った。演算増幅器の出力段には、出力電圧を安定させるためのアイドリング電流が流れる。このアイドリング電流が低下すると、出力電圧を十分に安定化させることができないことがある。
【０００５】
本開示はこうした状況に鑑みてなされたものであり、その例示的な目的の一つは、出力回路のアイドリング電流を適切に調整できる演算増幅器および半導体装置を提供することにある。
【０００６】
本開示のある態様は、演算増幅器である。演算増幅器は、第１入力電圧および第２入力電圧が入力されるＰＭＯＳ入力差動対と、第１入力電圧および第２入力電圧が入力されるＮＭＯＳ入力差動対とを含み、動作する入力差動対がＰＭＯＳ入力差動対とＮＭＯＳ入力差動対とで切り替え可能に構成された入力回路と、基準電流を生成する電流生成回路と、基準電流の増加に応じて増加するアイドリング電流が流れ、ＰＭＯＳ入力差動対およびＮＭＯＳ入力差動対の出力信号に応じた出力電圧を生成する出力回路と、を備える。電流生成回路は、アイドリング電流の低下条件が満たされた場合に、低下条件が満たされていない場合よりも基準電流が大きくなるように構成される。
【０００７】
本開示の別の態様は、半導体装置である。半導体装置は、上記演算増幅器を備える。
【０００８】
なお、以上の構成要素の任意の組合せ、本開示の表現を方法、装置、システムなどの間で変換したものもまた、本開示の態様として有効である。
【図面の簡単な説明】
【０００９】
図１は、本開示の一実施形態に係る演算増幅器のブロック図である。
図２は、参考技術に係る演算増幅器の概略的な回路図である。
図３は、本開示の一実施形態に係る演算増幅器の概略的な回路図である。
図４は、本実施形態に係る演算増幅器および参考技術に係る演算増幅器について周波数特性をシミュレーションした結果を示す図である。
図５は、本実施形態に係る演算増幅器および参考技術に係る演算増幅器について周波数特性をシミュレーションした結果を示す図である。
図６は、第２実施形態に係る演算増幅器のブロック図である。
図７は、第２実施形態に係る入力回路および電流生成回路の回路図である。
図８は、第２実施形態に係る電流生成回路、制御回路および出力回路の回路図である。
図９は、第３実施形態に係る電流生成回路、制御回路および出力回路の回路図である。
図１０は、第４実施形態に係る利得段のブロック図である。
図１１（ａ）は、第４実施形態に係る第１電流生成回路の回路図であり、図１１（ｂ）は、第４実施形態に係る第２電流生成回路の回路図である。
図１２は、第４実施形態に係る制御回路および出力回路の回路図である。
【００１０】
［詳細な説明］
（概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
（【００１１】以降は省略されています）

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