特許ウォッチ

公開番号2025015330
公報種別公開特許公報(A)
公開日2025-01-30
出願番号2023118665
出願日2023-07-20
発明の名称表示装置
出願人株式会社ジャパンディスプレイ
代理人弁理士法人酒井国際特許事務所
主分類G09G 3/20 20060101AFI20250123BHJP(教育;暗号方法;表示;広告;シール)
要約【課題】高精細化が可能な表示装置を提供する。
【解決手段】ゲートドライバ42は、複数のレジスタ回路SRAがDy方向に降順又は昇順にカスケード接続されたシフトレジスタ回路421と、複数のレジスタ回路SRAにそれぞれ対応して設けられた出力回路422_pと、を備える。出力回路422_pは、レジスタ回路SRAの出力信号TRN(r)とイネーブル信号ENBsとの論理積値を走査信号GATE(m)の論理値として生成するQ個のアンド回路を含む。レジスタ回路SRAは、それぞれ、Q+1水平期間に亘りハイ電位となるシフトクロック信号CKV1,CKV2,CKV3が降順又は昇順にQ水平期間ずつずれて入力される。アンド回路は、それぞれ、2水平期間に亘りハイ電位となるイネーブル信号ENBsが降順又は昇順に1水平期間ずつずれて入力される。
【選択図】図11
特許請求の範囲【請求項１】
複数の画素が第１方向及び当該第１方向とは異なる第２方向に並ぶ表示領域を有する基板と、
前記第１方向に並ぶ画素に接続された複数の走査線と、
前記第２方向に並ぶ画素に接続された複数の信号線と、
前記走査線に走査信号を供給するゲートドライバと、
前記信号線に画素信号を供給する信号線選択回路と、
を備え、
前記ゲートドライバは、
シフトクロック信号の立ち上がりにおける入力信号のハイ電位をシフトクロック信号の立ち下がりまで維持した２値信号を出力する複数のレジスタ回路が前記第２方向に降順又は昇順にカスケード接続されたシフトレジスタ回路と、
複数のレジスタ回路にそれぞれ対応して設けられた複数の出力回路と、
を備え、
前記出力回路は、
前記レジスタ回路の出力信号とイネーブル信号との論理積値を前記走査信号の論理値として生成するＱ個のアンド回路を含み、
前記レジスタ回路は、
それぞれ、Ｑ＋１水平期間に亘りハイ電位となるシフトクロック信号が降順又は昇順にＱ水平期間ずつずれて入力され、
前記アンド回路は、
それぞれ、２水平期間に亘りハイ電位となるイネーブル信号が降順又は昇順に１水平期間ずつずれて入力される、
表示装置。
続きを表示（約 770 文字）【請求項２】
複数の画素が第１方向及び当該第１方向とは異なる第２方向に並ぶ表示領域を有する基板と、
前記第１方向に並ぶ画素に接続された複数の走査線と、
前記第２方向に並ぶ画素に接続された複数の信号線と、
前記走査線に走査信号を供給するゲートドライバと、
前記信号線に画素信号を供給する信号線選択回路と、
を備え、
前記ゲートドライバは、
シフトクロック信号の立ち下がりにおける入力信号のハイ電位をシフトクロック信号の立ち上がりまで維持した２値信号を出力する複数のレジスタ回路が前記第２方向に降順又は昇順にカスケード接続されたシフトレジスタ回路と、
複数のレジスタ回路にそれぞれ対応して設けられた複数の出力回路と、
を備え、
前記出力回路は、
前記レジスタ回路の出力信号とイネーブル信号との論理積値を前記走査信号の論理値として生成するＱ個のアンド回路を含み、
前記レジスタ回路は、
それぞれ、Ｑ＋１水平期間に亘りロー電位となるシフトクロック信号が降順又は昇順にＱ水平期間ずつずれて入力され、
前記アンド回路は、
それぞれ、２水平期間に亘りハイ電位となるイネーブル信号が降順又は昇順に１水平期間ずつずれて入力される、
表示装置。
【請求項３】
前記第２方向に並ぶ走査線に対し、２水平期間に亘りハイ電位となる走査信号が降順又は昇順に１水平期間ずつずれて供給され、
前記信号線選択回路は、
走査信号がハイ電位となる走査線選択期間の後半の１水平期間を時分割して、選択された走査線に接続された複数の画素に対して順次画素信号を供給する、
請求項１又は２に記載の表示装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、表示装置に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
近年、例えばＶＲ（Virtual Reality）やＡＲ（Augmented Reality）、ＭＲ（Mixed Reality）等、表示映像をレンズで拡大表示する構成では、表示パネルの更なる高精細化が求められている。表示パネルの高精細化に伴い、画素の充電時間の確保が課題となる。
【０００３】
従来、点順次駆動方式アクティブマトリクス型の液晶表示装置において、走査終了端側の画素に映像信号を書き込む時間を確保するために、走査終了端側画素の書き込み時間を約１／２Ｈだけ遅らせる構成が開示されている（例えば、特許文献１）。また、高解像度のアクティブマトリクス型液晶表示装置において、画素の充電時間を確保するためにシフトレジスタの出力信号と当該出力信号を１Ｈ遅延させた信号との論理和信号を走査信号として供給し、当該走査信号の後半の１Ｈ期間において、表示用データ信号を供給する構成が開示されている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
特開２００２－０２３６８３号公報
特開２００１－３５６７３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１では、垂直駆動回路を画素部の左右両側に設ける必要がある。また、上記特許文献２では、走査信号線ごとにディレー回路及びオア回路を設ける必要がある。このように、上記従来技術では、走査線を駆動するための回路規模が増大する可能性がある。
【０００６】
本発明は、高精細化が可能な表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本開示の一態様に係る表示装置は、複数の画素が第１方向及び当該第１方向とは異なる第２方向に並ぶ表示領域を有する基板と、前記第１方向に並ぶ画素に接続された複数の走査線と、前記第２方向に並ぶ画素に接続された複数の信号線と、前記走査線に走査信号を供給するゲートドライバと、前記信号線に画素信号を供給する信号線選択回路と、を備え、前記ゲートドライバは、シフトクロック信号の立ち上がりにおける入力信号のハイ電位をシフトクロック信号の立ち下がりまで維持した２値信号を出力する複数のレジスタ回路が前記第２方向に降順又は昇順にカスケード接続されたシフトレジスタ回路と、複数のレジスタ回路にそれぞれ対応して設けられた複数の出力回路と、を備え、前記出力回路は、
前記レジスタ回路の出力信号とイネーブル信号との論理積値を前記走査信号の論理値として生成するＱ個のアンド回路を含み、前記レジスタ回路は、それぞれ、Ｑ＋１水平期間に亘りハイ電位となるシフトクロック信号が降順又は昇順にＱ水平期間ずつずれて入力され、前記アンド回路は、それぞれ、２水平期間に亘りハイ電位となるイネーブル信号が降順又は昇順に１水平期間ずつずれて入力される。
【０００８】
本開示の一態様に係る表示装置は、複数の画素が第１方向及び当該第１方向とは異なる第２方向に並ぶ表示領域を有する基板と、前記第１方向に並ぶ画素に接続された複数の走査線と、前記第２方向に並ぶ画素に接続された複数の信号線と、前記走査線に走査信号を供給するゲートドライバと、前記信号線に画素信号を供給する信号線選択回路と、を備え、前記ゲートドライバは、シフトクロック信号の立ち下がりにおける入力信号のハイ電位をシフトクロック信号の立ち上がりまで維持した２値信号を出力する複数のレジスタ回路が前記第２方向に降順又は昇順にカスケード接続されたシフトレジスタ回路と、複数のレジスタ回路にそれぞれ対応して設けられた複数の出力回路と、を備え、前記出力回路は、前記レジスタ回路の出力信号とイネーブル信号との論理積値を前記走査信号の論理値として生成するＱ個のアンド回路を含み、前記レジスタ回路は、それぞれ、Ｑ＋１水平期間に亘りロー電位となるシフトクロック信号が降順又は昇順にＱ水平期間ずつずれて入力され、前記アンド回路は、それぞれ、２水平期間に亘りハイ電位となるイネーブル信号が降順又は昇順に１水平期間ずつずれて入力される。
【図面の簡単な説明】
【０００９】
図１は、表示装置の概略構成の一例を示す図である。
図２は、表示領域における画素配列の一例を示す図である。
図３は、表示装置の概略断面構造を表す断面図である。
図４は、画素の構成例を示す平面図である。
図５Ａは、図４のＡ１－Ａ２線に沿う断面の第１例を示す図である。
図５Ｂは、図４のＡ１－Ａ２線に沿う断面の第２例を示す図である。
図６は、駆動回路構成の一例を示す図である。
図７は、従来例に係るゲートドライバ構成の一例を示す図である。
図８は、従来例における各部タイミングチャートである。
図９Ａは、従来例における第１波形例を示す図である。
図９Ｂは、従来例における第２波形例を示す図である。
図９Ｃは、従来例における第３波形例を示す図である。
図１０は、従来例における表示不具合例を示す図である。
図１１は、実施形態に係るゲートドライバ構成の一例を示す図である。
図１２は、図１１に示す構成における各部タイミングチャートである。
図１３Ａは、実施形態における第１波形例を示す図である。
図１３Ｂは、実施形態における第２波形例を示す図である。
図１３Ｃは、実施形態における第３波形例を示す図である。
図１４は、実施形態の第１変形例に係るゲートドライバ構成の一例を示す図である。
図１５は、図１４に示す構成における各部タイミングチャートである。
図１６は、実施形態の第２変形例に係るゲートドライバ構成の一例を示す図である。
図１７は、図１６に示す構成における各部タイミングチャートである。
【発明を実施するための形態】
【００１０】
発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（【００１１】以降は省略されています）

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