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公開番号2024148492
公報種別公開特許公報(A)
公開日2024-10-18
出願番号2023061667
出願日2023-04-05
発明の名称増幅回路
出願人住友電気工業株式会社
代理人弁理士法人片山特許事務所
主分類H03F 1/22 20060101AFI20241010BHJP(基本電子回路)
要約【課題】特性を向上させる増幅回路を提供する。
【解決手段】半導体層12と、第1ソース電極14と、高周波信号が入力するゲート電極18と、ドレイン電極16と、半導体層の上方に少なくとも一部が設けられたフィールドプレート20aと、を備える第1FETQ1及び第2FETQ2と、を備える。第1FETのゲート電極が半導体層に対向する面におけるドレイン電極に近い方の端とフィールドプレートのドレイン電極に近い方の端との第1距離は、第2FETのゲート電極が半導体層に対向する面におけるドレイン電極に近い方の端とフィールドプレートのドレイン電極に近い方の端との第2距離より短い。
【選択図】図2
特許請求の範囲【請求項１】
半導体層と、
前記半導体層上に設けられ第１基準電位に高周波的に接続される第１ソース電極と、前記半導体層上に設けられ高周波信号が入力する第１ゲート電極と、前記半導体層上に設けられた第１ドレイン電極と、前記第１ゲート電極と前記第１ドレイン電極との間における前記半導体層の上方に少なくとも一部が設けられた第１フィールドプレートと、を備える第１ＦＥＴと、
前記半導体層上に設けられ前記第１ドレイン電極に電気的に接続された第２ソース電極と、前記半導体層上に設けられ第２基準電位に高周波的に接続される第２ゲート電極と、前記半導体層上に設けられ高周波信号が出力する第２ドレイン電極と、少なくとも一部が前記第２ゲート電極と前記第２ドレイン電極との間における前記半導体層の上方に少なくとも一部が設けられた第２フィールドプレートと、を備える第２ＦＥＴと、
を備え、
前記第１ゲート電極が前記半導体層に対向する面における前記第１ドレイン電極に近い方の端と前記第１フィールドプレートの前記第１ドレイン電極に近い方の端との第１距離は、前記第２ゲート電極が前記半導体層に対向する面における前記第２ドレイン電極に近い方の端と前記第２フィールドプレートの前記第２ドレイン電極に近い方の端との第２距離より短い増幅回路。
続きを表示（約 940 文字）【請求項２】
前記第１フィールドプレートと前記第１ソース電極とは同電位であり、
前記第２フィールドプレートと前記第２ソース電極とは同電位である請求項１に記載の増幅回路。
【請求項３】
前記第１距離は、前記第２距離の０．９倍以下である請求項１または請求項２に記載の増幅回路。
【請求項４】
前記第１ゲート電極と前記第１ドレイン電極との配列する方向における前記第１フィールドプレートの下面のうち前記半導体層の上面と平行な部分の第１長さは、前記第２ゲート電極と前記第２ドレイン電極との配列する方向における前記第２フィールドプレートの下面のうち前記半導体層の上面と平行な部分の第２長さより短い請求項１または請求項２に記載の増幅回路。
【請求項５】
前記第１長さは前記第２長さの０．９倍以下である請求項４に記載の増幅回路。
【請求項６】
前記第１長さは、前記第１ゲート電極と前記第１ドレイン電極との間の距離の０．０２倍以上かつ０．２倍以下であり、
前記第２長さは、前記第２ゲート電極と前記第２ドレイン電極との間の距離の０．１倍以上かつ０．５倍以下である請求項４に記載の増幅回路。
【請求項７】
前記第１ＦＥＴのゲート幅と前記第２ＦＥＴのゲート幅は同じである請求項１または請求項２に記載の増幅回路。
【請求項８】
前記第１ゲート電極に印加される第１ゲートバイアス電圧は、前記第２ゲート電極に印加される第２ゲートバイアス電圧から前記第２ドレイン電極に印加されるドレインバイアス電圧の１／２の電圧を引いた値に等しい請求項７に記載の増幅回路。
【請求項９】
前記半導体層は、窒化物半導体層である請求項１または請求項２に記載の増幅回路。
【請求項１０】
前記半導体層の厚さ方向からみて、前記第１フィールドプレートの少なくとも一部は前記第１ゲート電極の少なくとも一部と重なり、
前記半導体層の厚さ方向からみて、前記第２フィールドプレートの少なくとも一部は前記第２ゲート電極の少なくとも一部と重なる請求項１または請求項２に記載の増幅回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、増幅回路に関する。
続きを表示（約 3,800 文字）【背景技術】
【０００２】
高周波増幅回路として、ソース接地の電界効果型トランジスタ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）とゲート接地のＦＥＴがカスコード接続された増幅回路が知られている（例えば非特許文献１）。
【先行技術文献】
【非特許文献】
【０００３】
Proceeding of 2019 15th Conference on Ph.D Research in Microelectronics and Electronics (PRIME), pp. 165-168, Ferdinando Costanzo etal. “A Ka-band Doherty Power Amplifier using an innovative Stacked-FET Cell”
【発明の概要】
【発明が解決しようとする課題】
【０００４】
カスコード接続された増幅回路のＦＥＴにフィールドプレートを用いる場合に、増幅回路の特性が向上するようにフィールドプレートを設けることが求められる。
【０００５】
本開示は、上記課題に鑑みなされたものであり、特性を向上させることを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一実施形態は、半導体層と、前記半導体層上に設けられ第１基準電位に高周波的に接続される第１ソース電極と、前記半導体層上に設けられ高周波信号が入力する第１ゲート電極と、前記半導体層上に設けられた第１ドレイン電極と、前記第１ゲート電極と前記第１ドレイン電極との間における前記半導体層の上方に少なくとも一部が設けられた第１フィールドプレートと、を備える第１ＦＥＴと、前記半導体層上に設けられ前記第１ドレイン電極に電気的に接続された第２ソース電極と、前記半導体層上に設けられ第２基準電位に高周波的に接続される第２ゲート電極と、前記半導体層上に設けられ高周波信号が出力する第２ドレイン電極と、少なくとも一部が前記第２ゲート電極と前記第２ドレイン電極との間における前記半導体層の上方に少なくとも一部が設けられた第２フィールドプレートと、を備える第２ＦＥＴと、を備え、前記第１ゲート電極が前記半導体層に対向する面における前記第１ドレイン電極に近い方の端と前記第１フィールドプレートの前記第１ドレイン電極に近い方の端との第１距離は、前記第２ゲート電極が前記半導体層に対向する面における前記第２ドレイン電極に近い方の端と前記第２フィールドプレートの前記第２ドレイン電極に近い方の端との第２距離より短い増幅回路である。
【発明の効果】
【０００７】
本開示によれば、特性を向上させることができる。
【図面の簡単な説明】
【０００８】
図１は、実施例１に係る増幅回路の回路図である。
図２は、実施例１に用いられるＦＥＴの平面図である。
図３は、実施例１に用いられるＦＥＴＱ１の断面図である。
図４は、実施例１に用いられるＦＥＴＱ２の断面図である。
図５は、比較例１における増幅回路の回路図である。
図６は、シミュレーションにおけるＦＥＴＱ１の各電位の平均を示す図である。
図７は、シミュレーションにおけるＦＥＴＱ２の各電位の平均を示す図である。
図８は、シミュレーションにおける時間に対するＦＥＴＱ１の各電位を示す図である。
図９は、シミュレーションにおける時間に対するＦＥＴＱ２の各電位を示す図である。
図１０は、シミュレーションにおける時間に対するＦＥＴＱ１の各電位差を示す図である。
図１１は、シミュレーションにおける時間に対するＦＥＴＱ２の各電位差を示す図である。
図１２は、長さＬ２に対するドレイン電流の変化量ΔＩｄｓおよびドレインソース容量Ｃｄｓを示す図である。
図１３は、長さＬ２に対する帰還容量Ｃｆｂを示す図である。
【発明を実施するための形態】
【０００９】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、半導体層と、前記半導体層上に設けられ第１基準電位に高周波的に接続される第１ソース電極と、前記半導体層上に設けられ高周波信号が入力する第１ゲート電極と、前記半導体層上に設けられた第１ドレイン電極と、前記第１ゲート電極と前記第１ドレイン電極との間における前記半導体層の上方に少なくとも一部が設けられた第１フィールドプレートと、を備える第１ＦＥＴと、前記半導体層上に設けられ前記第１ドレイン電極に電気的に接続された第２ソース電極と、前記半導体層上に設けられ第２基準電位に高周波的に接続される第２ゲート電極と、前記半導体層上に設けられ高周波信号が出力する第２ドレイン電極と、少なくとも一部が前記第２ゲート電極と前記第２ドレイン電極との間における前記半導体層の上方に少なくとも一部が設けられた第２フィールドプレートと、を備える第２ＦＥＴと、を備え、前記第１ゲート電極が前記半導体層に対向する面における前記第１ドレイン電極に近い方の端と前記第１フィールドプレートの前記第１ドレイン電極に近い方の端との第１距離は、前記第２ゲート電極が前記半導体層に対向する面における前記第２ドレイン電極に近い方の端と前記第２フィールドプレートの前記第２ドレイン電極に近い方の端との第２距離より短い増幅回路である。これにより、第２ＦＥＴにおいて、ゲート電極とドレイン電極との間の半導体層における電界集中を抑制でき、かつ第１ＦＥＴの高周波特性を向上できる。よって、増幅回路の特性を向上できる。
（２）上記（１）において、前記第１フィールドプレートと前記第１ソース電極とは同電位であり、前記第２フィールドプレートと前記第２ソース電極とは同電位でもよい。これにより、増幅回路の特性を向上できる。
（３）上記（１）または（２）において、前記第１距離は、前記第２距離の０．９倍以下であってもよい。これにより、第２ＦＥＴにおいて、ゲート電極とドレイン電極との間の半導体層における電界集中を抑制できる。
（４）上記（１）から（３）のいずれかにおいて、前記第１ゲート電極と前記第１ドレイン電極との配列する方向における前記第１フィールドプレートの下面のうち前記半導体層の上面と平行な部分の第１長さは、前記第２ゲート電極と前記第２ドレイン電極との配列する方向における前記第２フィールドプレートの下面のうち前記半導体層の上面と平行な部分の第２長さより短くてもよい。これにより、増幅回路の特性を向上できる。
（５）上記（４）において、前記第１長さは前記第２長さの０．９倍以下であってもよい。これにより、第２ＦＥＴにおいて、ゲート電極とドレイン電極との間の半導体層における電界集中を抑制できる。
（６）上記（４）または（５）において、前記第１長さは、前記第１ゲート電極と前記第１ドレイン電極との間の距離の０．０２倍以上かつ０．２倍以下であり、前記第２長さは、前記第２ゲート電極と前記第２ドレイン電極との間の距離の０．１倍以上かつ０．５倍以下であってもよい。これにより、第２ＦＥＴにおいて、ゲート電極とドレイン電極との間の半導体層における電界集中を抑制できる。
（７）上記（１）から（６）のいずれかにおいて、前記第１ＦＥＴのゲート幅と前記第２ＦＥＴのゲート幅は同じであってもよい。増幅回路の特性を向上できる。
（８）上記（７）において、前記第１ゲート電極に印加される第１ゲートバイアス電圧は、前記第２ゲート電極に印加される第２ゲートバイアス電圧から前記第２ドレイン電極に印加されるドレインバイアス電圧の１／２の電圧を引いた値に等しくてもよい。これにより、第２ＦＥＴにおいて、ゲート電極とドレイン電極との間の半導体層における電界集中を抑制できる。
（９）上記（１）から（８）のいずれかにおいて、前記半導体層は、窒化物半導体層であってもよい。これにより、ＦＥＴＱ２において、メモリ効果を抑制できる。
（１０）上記（１）から（９）のいずれかにおいて、前記半導体層の厚さ方向からみて、前記第１フィールドプレートの少なくとも一部は前記第１ゲート電極の少なくとも一部と重なり、前記半導体層の厚さ方向からみて、前記第２フィールドプレートの少なくとも一部は前記第２ゲート電極の少なくとも一部と重なってもよい。これにより、第１ＦＥＴおよび第２ＦＥＴにおけるゲートドレイン容量を抑制できる。
【００１０】
［本開示の実施形態の詳細］
本開示の実施形態にかかる増幅回路の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
（【００１１】以降は省略されています）

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