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公開番号2024146750
公報種別公開特許公報(A)
公開日2024-10-15
出願番号2024012112
出願日2024-01-30
発明の名称基準電圧回路装置
出願人エイブリック株式会社
代理人
主分類G05F 1/56 20060101AFI20241004BHJP(制御;調整)
要約【課題】消費電流と、外部からの応力の影響を抑制した基準電圧回路装置を提供する。
【解決手段】入力電圧VDDに対して定電流を出力する定電流回路101と、
定電流回路に直列に接続され、定電流を入力電流として、入力電流に基づいた出力電圧を生成する電圧生成回路102と、出力電圧を出力する基準電圧出力端子3と、定電流回路101は複数のデプレッション型MOSトランジスタD11、・・D1nが直列接続され、各ゲート幅が同じで各ゲート長の総和が定電流回路の総ゲート長であり、電圧生成回路102は複数のエンハンス型MOSトランジスタE1、・・E1 mが直列接続され、各ゲート幅が同じで各ゲート長の総和が電圧生成回路の総ゲート長であり、各デプレッション型MOSトランジスタ、エンハンス型MOSトランジスタを応力の影響を抑制したトランジスタサイズとした。
【選択図】図1
特許請求の範囲【請求項１】
入力電圧に対して定電流を出力する定電流回路と、
前記定電流回路に直列に接続され、前記定電流を入力電流として、前記入力電流に基づいた出力電圧を生成する電圧生成回路と、
前記出力電圧を出力する基準電圧出力端子と、
を備える基準電圧発生装置であって、
前記定電流回路は、デプレッション型ＭＯＳトランジスタ回路を含み、前記デプレッション型ＭＯＳトランジスタ回路は、デプレッション型ＭＯＳトランジスタ回路総ゲート幅とデプレッション型ＭＯＳトランジスタ回路総ゲート長を有し、
前記デプレッション型ＭＯＳトランジスタ回路は、ｎ個（ｎは整数２、３、４・・）のデプレッション型ＭＯＳトランジスタを含み、
第１のデプレッション型ＭＯＳトランジスタから、ｎ番目の第ｎのデプレッション型ＭＯＳトランジスタが直列に接続され、
前記第１のデプレッション型ＭＯＳトランジスタは、第１のゲート幅と第１のゲート長を有し、ゲートとソースが接続され、
前記第ｎのデプレッション型ＭＯＳトランジスタは、前記第１のゲート幅と、第ｎのゲート長を有し、ドレインは、前記入力電圧に接続され、
前記電圧生成回路は、エンハンス型ＭＯＳトランジスタ回路を含み、前記エンハンス型ＭＯＳトランジスタ回路は、エンハンス型ＭＯＳトランジスタ回路総ゲート幅とエンハンス型ＭＯＳトランジスタ回路総ゲート長を有し、
前記エンハンス型ＭＯＳトランジスタ回路は、ｍ個（ｍは整数２、３、４・・）のエンハンス型ＭＯＳトランジスタとを含み、
第１のエンハンス型ＭＯＳトランジスタから、ｍ番目の第ｍのエンハンス型ＭＯＳトランジスタが直列に接続され、
前記第１のエンハンス型ＭＯＳトランジスタは、前記第１のゲート幅と、第Ｅ１のゲート長を有し、ドレインとゲートが接続され、
前記第ｍのエンハンス型ＭＯＳトランジスタは、前記第１のゲート幅と、第Ｅｍのゲート長を有し、
前記第１のデプレッション型ＭＯＳトランジスタのソースと前記第１のエンハンス型ＭＯＳトランジスタのドレインが前記基準電圧出力端子に接続され、
前記第１のゲート幅は、前記デプレッション型ＭＯＳトランジスタ回路総ゲート幅及び前記エンハンス型ＭＯＳトランジスタ回路総ゲート幅であり、
前記第１のゲート長から前記第ｎのゲート長の総和は、前記デプレッション型ＭＯＳトランジスタ回路総ゲート長であり、
前記第Ｅ１のゲート長から前記Ｅｍのゲート長の総和は、前記エンハンス型ＭＯＳトランジスタ回路総ゲート長であることを特徴とする基準電圧発生装置。
続きを表示（約 1,800 文字）【請求項２】
入力電圧に対して定電流を出力する定電流回路と、
前記定電流回路に直列に接続され、前記定電流を入力電流として、前記入力電流に基づいた出力電圧を生成する電圧生成回路と、
前記出力電圧を出力する基準電圧出力端子と、
を備える基準電圧発生装置であって、
前記定電流回路は、デプレッション型ＭＯＳトランジスタ回路を含み、前記デプレッション型ＭＯＳトランジスタ回路は、デプレッション型ＭＯＳトランジスタ回路総ゲート幅とデプレッション型ＭＯＳトランジスタ回路総ゲート長を有し、（解説：Ｗｄ、Ｌd）
前記デプレッション型ＭＯＳトランジスタ回路は、ｎ個（ｎは整数２、３、４・・）×ｐ個（ｐは整数２、３、４・・）のデプレッション型ＭＯＳトランジスタを含み、
第１列に第１のデプレッション型ＭＯＳトランジスタから、ｎ番目の第ｎのデプレッション型ＭＯＳトランジスタが直列に接続され、
前記第１のデプレッション型ＭＯＳトランジスタは、第１のゲート幅と第１のゲート長を有し、ゲートとソースが接続され、
前記第ｎのデプレッション型ＭＯＳトランジスタは、前記第１のゲート幅と、第ｎのゲート長を有し、ドレインは、前記入力電圧に接続され、
さらに前記第１列と平行に、第ｐ列に第１のデプレッション型ＭＯＳトランジスタから、ｎ番目迄のｎ個のデプレッション型ＭＯＳトランジスタが直列に接続され、前記ｎ個のデプレッション型ＭＯＳトランジスタが前記第１列から前記第ｐ列まで平行に配置され、
前記第ｐ列の第１のデプレッション型ＭＯＳトランジスタは、第ｐのゲート幅と前記第１のゲート長を有し、ゲートとソースが接続され、
前記ｐ列の第ｎのデプレッション型ＭＯＳトランジスタは、前記第ｐのゲート幅と、前記第ｎのゲート長を有し、ドレインは、前記入力電圧に接続され、
前記電圧生成回路は、エンハンス型ＭＯＳトランジスタ回路を含み、前記エンハンス型ＭＯＳトランジスタ回路は、エンハンス型ＭＯＳトランジスタ回路総ゲート幅とエンハンス型ＭＯＳトランジスタ回路総ゲート長を有し、
前記エンハンス型ＭＯＳトランジスタ回路は、ｍ個（ｍは整数２、３、４・・）×ｐ個（ｐは整数２、３、４・・）のエンハンス型ＭＯＳトランジスタとを含み、
第１列に第１のエンハンス型ＭＯＳトランジスタから、ｍ番目の第ｍのエンハンス型ＭＯＳトランジスタが直列に接続され、
前記第１のエンハンス型ＭＯＳトランジスタは、前記第１のゲート幅と、第Ｅ１のゲート長を有し、ドレインとゲートが接続され、
前記第ｍのエンハンス型ＭＯＳトランジスタは、前記第１のゲート幅と、第Ｅｍのゲート長を有し、
さらに前記第１列と平行に、第ｐ列に（前記ｐ列の）第１のエンハンス型ＭＯＳトランジスタから、前記第ｐ列のｍ番目迄のｍ個のエンハンス型ＭＯＳトランジスタが直列に接続され、前記ｍ個のエンハンス型ＭＯＳトランジスタが前記第１列から前記第ｐ列まで平行に配置され、
前記ｐ列の第１のエンハンス型ＭＯＳトランジスタは、第ｐのゲート幅と第１のゲート長を有し、ゲートとソースが接続され、
前記第１列の第１のデプレッション型ＭＯＳトランジスタのソースと、前記第１列の第１のエンハンス型ＭＯＳトランジスタのドレインと、前記ｐ列の第１のデプレッション型ＭＯＳトランジスタのソースと、前記ｐ列の第１のエンハンス型ＭＯＳトランジスタドレインが前記基準電圧出力端子に接続され、
前記第１のゲート幅乃至前記第ｐのゲート幅の総和は、前記デプレッション型ＭＯＳトランジスタ回路総ゲート幅及び前記エンハンス型ＭＯＳトランジスタ回路総ゲート幅であり、
前記第１のゲート長乃至前記第ｎのゲート長の総和は、前記デプレッション型ＭＯＳトランジスタ回路総ゲート長であり、
前記第Ｅ１のゲート長乃至前記Ｅｍのゲート長の総和は、前記エンハンス型ＭＯＳトランジスタ回路総ゲート長であることを特徴とする基準電圧発生装置。
【請求項３】
前記第１のゲート幅及び前記第２のゲート幅は５μｍ以下、前記第１のゲート長、前記第１のゲート長乃至前記第８のゲート長は２５μｍ以下であることを特徴とする請求項１または２に記載の基準電圧発生装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、基準電圧回路装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
アナログ処理回路で多く利用される基準電圧回路は、出力する基準電圧の高安定性とともに、低消費電流が求められている。（特許文献１）
【先行技術文献】
【特許文献】
【０００３】
特開２００５－１３４９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１は温度特性の補償や製造プロセスバラツキを補正して歩留まりの向上を目的としているものである。
【０００５】
一般的に、消費電流を低減するためには、基準電圧回路を構成するトランジスタのチャネル長を長くし、ドレイン電流を抑制する。しかし、チャネル長を長くするとその電気特性が、例えば後工程における樹脂封止形成工程における、樹脂の収縮など、半導体チップ以外の外部からの応力の影響を受けやすくなり、基準電圧の安定性が低下する、という課題があった。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、
入力電圧に対して定電流を出力する定電流回路と、
前記定電流回路に直列に接続され、前記定電流を入力電流として、前記入力電流に基づいた出力電圧を生成する電圧生成回路と、
前記出力電圧を出力する基準電圧出力端子と、
を備える基準電圧発生装置であって、
前記定電流回路は、デプレッション型ＭＯＳトランジスタ回路を含み、前記デプレッション型ＭＯＳトランジスタ回路は、デプレッション型ＭＯＳトランジスタ回路総ゲート幅とデプレッション型ＭＯＳトランジスタ回路総ゲート長を有し、
前記デプレッション型ＭＯＳトランジスタ回路は、ｎ個（ｎは整数２、３、４・・）のデプレッション型ＭＯＳトランジスタを含み、
第１のデプレッション型ＭＯＳトランジスタから、ｎ番目の第ｎのデプレッション型ＭＯＳトランジスタが直列に接続され、
前記第１のデプレッション型ＭＯＳトランジスタは、第１のゲート幅と第１のゲート長を有し、ゲートとソースが接続され、
前記第ｎのデプレッション型ＭＯＳトランジスタは、前記第１のゲート幅と、第ｎのゲート長を有し、ドレインは、前記入力電圧に接続され、
前記電圧生成回路は、エンハンス型ＭＯＳトランジスタ回路を含み、前記エンハンス型ＭＯＳトランジスタ回路は、エンハンス型ＭＯＳトランジスタ回路総ゲート幅とエンハンス型ＭＯＳトランジスタ回路総ゲート長を有し、
前記エンハンス型ＭＯＳトランジスタ回路は、ｍ個（ｍは整数２、３、４・・）のエンハンス型ＭＯＳトランジスタとを含み、
第１のエンハンス型ＭＯＳトランジスタから、ｍ番目の第ｍのエンハンス型ＭＯＳトランジスタが直列に接続され、
前記第１のエンハンス型ＭＯＳトランジスタは、前記第１のゲート幅と、第Ｅ１のゲート長を有し、ドレインとゲートが接続され、
前記第ｍのエンハンス型ＭＯＳトランジスタは、前記第１のゲート幅と、第Ｅｍのゲート長を有し、
前記第１のデプレッション型ＭＯＳトランジスタのソースと前記第１のエンハンス型ＭＯＳトランジスタのドレインが前記基準電圧出力端子に接続され、
前記第１のゲート幅は、前記デプレッション型ＭＯＳトランジスタ回路総ゲート幅及び前記エンハンス型ＭＯＳトランジスタ回路総ゲート幅であり、
前記第１のゲート長から前記第ｎのゲート長の総和は、前記デプレッション型ＭＯＳトランジスタ回路総ゲート長であり、
前記第Ｅ１のゲート長から前記Ｅｍのゲート長の総和は、前記エンハンス型ＭＯＳトランジスタ回路総ゲート長であることを特徴とする基準電圧発生装置とする。
【発明の効果】
【０００７】
消費電流と、外部からの応力の影響を抑制した基準電圧回路装置を提供する。
上記した以外の課題、構成および効果は、以下の実施形態の説明によって明らかにされる。
【図面の簡単な説明】
【０００８】
本発明の第１の実施形態（ｎ＝ｎ個、ｍ＝ｍ個）に係る基準電圧発生装置を示す回路図である。
本発明の第１の実施形態（ｎ＝ｎ個、ｍ＝ｍ個）の変形例に係る基準電圧発生装置を示す回路図である。
本発明の第１の実施形態（ｎ＝２、ｍ＝２）に係る基準電圧発生装置を示す回路図である。
本発明の第２の実施形態（ｎ＝ｎ個、ｍ＝ｍ個、ｐ＝ｐ個）に係る基準電圧発生装置を示す回路図である。
本発明の第２の実施形態（ｎ＝ｎ個、ｍ＝ｍ個、ｐ＝ｐ個）の変形例に係る基準電圧発生装置を示す回路図である。
本発明の第２の実施形態（ｎ＝２、ｍ＝２、ｐ＝２）に係る基準電圧発生装置を示す回路図である。
本発明の第２の実施形態（ｎ＝ｎ個、ｍ＝ｍ個、ｐ＝２）に係る基準電圧発生装置を示す回路図である。
本発明の第２の実施形態（ｎ＝ｎ個、ｍ＝ｍ個、ｐ＝２）の変形例に係る基準電圧発生装置を示す回路図である。
応力の影響によるドレイン電流の変化、トランジスタのゲート幅、ゲート長の関係を示す図である。
基準電圧発生装置を示す回路図である。
基準電圧発生装置を示す断面図である。
本発明の第３の実施形態に係る基準電圧発生装置を示す回路図である。
本発明の第４の実施形態に係る基準電圧発生装置を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を、図面を参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴を分かりやすくするために、一部省略して示している場合があり、実際とは異なっていることがある。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
【００１０】
図１０は、本発明の実施形態の基準電圧発生装置１００を示す回路図である。
（【００１１】以降は省略されています）

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