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公開番号2025012183
公報種別公開特許公報(A)
公開日2025-01-24
出願番号2023114831
出願日2023-07-13
発明の名称半導体装置
出願人ミネベアパワーデバイス株式会社
代理人ポレール弁理士法人
主分類G05F 1/56 20060101AFI20250117BHJP(制御;調整)
要約【課題】
比較的回路規模が小さく、外部電源を必要としない定電圧回路を備えた半導体装置を提供する。
【解決手段】
第1の出力端子と、第2の出力端子と、入力端子と、分圧回路と、デプレッション型NMOSFET素子と、を備え、前記デプレッション型NMOSFET素子のドレインが、前記入力端子に接続され、前記デプレッション型NMOSFET素子のソースが、前記第1の出力端子に接続され、前記分圧回路は、前記第1の出力端子と前記第2の出力端子にそれぞれ接続されるとともに、前記デプレッション型NMOSFET素子のゲートに接続されることを特徴とする。
【選択図】図1
特許請求の範囲【請求項１】
第１の出力端子と、
第２の出力端子と、
入力端子と、
分圧回路と、
デプレッション型ＮＭＯＳＦＥＴ素子と、を備え、
前記デプレッション型ＮＭＯＳＦＥＴ素子のドレインが、前記入力端子に接続され、
前記デプレッション型ＮＭＯＳＦＥＴ素子のソースが、前記第１の出力端子に接続され、
前記分圧回路は、前記第１の出力端子と前記第２の出力端子にそれぞれ接続されるとともに、前記デプレッション型ＮＭＯＳＦＥＴ素子のゲートに接続されることを特徴とする半導体装置。
続きを表示（約 2,600 文字）【請求項２】
請求項１に記載の半導体装置であって、
前記デプレッション型ＮＭＯＳＦＥＴ素子とは異なる第１のＮＭＯＳＦＥＴ素子をさらに備え、
前記デプレッション型ＮＭＯＳＦＥＴ素子のソースが、前記第１のＮＭＯＳＦＥＴ素子のゲートに接続されるとともに、前記第１のＮＭＯＳＦＥＴ素子を介して前記第１の出力端子に接続され、
前記分圧回路は、前記第１のＮＭＯＳＦＥＴ素子を介して前記第１の出力端子に接続され、
前記第１のＮＭＯＳＦＥＴ素子のドレインが、前記入力端子に接続され、
前記第１のＮＭＯＳＦＥＴ素子のソースが、前記第１の出力端子に接続され、
前記第１のＮＭＯＳＦＥＴ素子のゲートが、前記デプレッション型ＮＭＯＳＦＥＴ素子のソースおよび前記分圧回路に接続されることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記分圧回路は、第２のＮＭＯＳＦＥＴ素子と、前記第２のＮＭＯＳＦＥＴ素子に直列接続された第１のツェナーダイオードとを含んで構成され、
前記デプレッション型ＮＭＯＳＦＥＴ素子のゲートが、前記第２のＮＭＯＳＦＥＴ素子と前記第１のツェナーダイオードの一端との間に接続されるとともに、前記第２のＮＭＯＳＦＥＴ素子のゲートおよびソースは、前記デプレッション型ＮＭＯＳＦＥＴ素子のゲートに接続され、
前記デプレッション型ＮＭＯＳＦＥＴ素子のソースおよび前記第１のＮＭＯＳＦＥＴ素子のゲートが、前記第２のＮＭＯＳＦＥＴ素子のドレインに接続され、
前記第１のツェナーダイオードの他端が、前記第２の出力端子に接続されることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
第２のツェナーダイオードと、第３のＮＭＯＳＦＥＴ素子と、第４のＮＭＯＳＦＥＴ素子とをさらに備え、
前記第３のＮＭＯＳＦＥＴ素子のドレインが、前記第２のＮＭＯＳＦＥＴ素子のソースおよびゲートに接続され、
前記第３のＮＭＯＳＦＥＴ素子のソースが、前記第１のツェナーダイオードの他端および前記第２の出力端子に接続され、
前記第３のＮＭＯＳＦＥＴ素子のゲートが、前記第２のツェナーダイオードを介して前記第１の出力端子に接続されるとともに、前記第４のＮＭＯＳＦＥＴ素子のドレインに接続され、
前記第４のＮＭＯＳＦＥＴ素子のドレインが、前記第２のツェナーダイオードを介して前記第１の出力端子に接続されるとともに、前記第３のＮＭＯＳＦＥＴ素子のゲートに接続され、
前記第４のＮＭＯＳＦＥＴ素子のソースおよびゲートが、前記第２の出力端子および前記第１のツェナーダイオードの他端に接続されることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第１のＮＭＯＳＦＥＴ素子および前記第１の出力端子の間、前記ツェナーダイオードと前記第３のＮＭＯＳＦＥＴ素子と前記第４のＮＭＯＳＦＥＴ素子および前記第２の出力端子の間に、それぞれダイオードを備えることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記分圧回路は、第２のＮＭＯＳＦＥＴ素子と、前記第２のＮＭＯＳＦＥＴ素子に直列接続された第１のツェナーダイオードとを含んで構成され、
前記デプレッション型ＮＭＯＳＦＥＴ素子のゲートが、前記第２のＮＭＯＳＦＥＴ素子と前記第１のツェナーダイオードの一端との間に接続されるとともに、前記第２のＮＭＯＳＦＥＴ素子のゲートおよびソースと前記第１のツェナーダイオードの一端に接続され、
前記デプレッション型ＮＭＯＳＦＥＴ素子のソースおよび前記第２のＮＭＯＳＦＥＴ素子のドレインが、前記第１の出力端子に接続され、
前記第１のツェナーダイオードの他端が、前記第２の出力端子に接続されることを特徴とする半導体装置。
【請求項７】
請求項２に記載の半導体装置であって、
前記デプレッション型ＮＭＯＳＦＥＴ素子と前記第１のＮＭＯＳＦＥＴ素子と前記分圧回路との組み合わせで構成される定電圧回路が、前記第１の出力端子および前記第２の出力端子間に複数並列に接続され、
前記デプレッション型ＮＭＯＳＦＥＴ素子のソースが、１つまたは複数の第１のＮＭＯＳＦＥＴ素子を介して前記第１の出力端子に接続され、
前記分圧回路は、１つまたは複数の第１のＮＭＯＳＦＥＴ素子を介して前記第１の出力端子に接続され、
前記第１のＮＭＯＳＦＥＴ素子のドレインが、直接または１つ以上の第１のＮＭＯＳＦＥＴ素子を介して前記入力端子に接続され、
前記第１のＮＭＯＳＦＥＴ素子のソースが、直接または１つ以上の第１のＮＭＯＳＦＥＴ素子を介して前記第１の出力端子に接続されることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
基準電位に接続されたアンプをさらに備え、
前記分圧回路は、前記第１の出力端子と前記第２の出力端子にそれぞれ接続されるとともに、前記アンプを介して前記デプレッション型ＮＭＯＳＦＥＴ素子のゲートに接続されることを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置であって、
前記第１の出力端子と前記デプレッション型ＮＭＯＳＦＥＴ素子のソースとの間に接続された第１の抵抗素子をさらに備え、
前記デプレッション型ＮＭＯＳＦＥＴ素子のソースが、前記第１の抵抗素子を介して前記第１の出力端子に接続され、
前記分圧回路は、第２の抵抗素子と、前記第２の抵抗素子に直列接続された第３の抵抗素子とを含んで構成され、
前記デプレッション型ＮＭＯＳＦＥＴ素子のゲートが、前記第２の抵抗素子と前記第３の抵抗素子の間に接続されることを特徴とする半導体装置。
【請求項１０】
請求項１に記載の半導体装置であって、
前記分圧回路は、互いに直列接続された２つの抵抗素子または２つのデプレッション型ＮＭＯＳＦＥＴ素子を含んで構成されることを特徴とする半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置の回路構成に係り、特に、定電圧回路に適用して有効な技術に関する。
続きを表示（約 1,100 文字）【背景技術】
【０００２】
多くの半導体装置には、一定の電圧を維持したり過電圧を防ぐために定電圧回路が搭載されている。定電圧回路は、温度や入力電源電圧が変化しても一定の電圧を供給することができる回路であり、一般的にはツェナーダイオードや三端子レギュレータ等で構成される。
【０００３】
図１６に、三端子レギュレータを用いた従来の典型的な定電圧回路の例を示す。従来の定電圧回路は、出力端子１，２及び入力端子３の三端子を有しており、主要な構成として、デプレッション型ＮＭＯＳＦＥＴ素子５と、基準電圧２６に接続されたアンプ１０と、抵抗素子２８，２９等を備えている。
【０００４】
本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には、「少数の部品を追加するだけのきわめて簡単な構造にて出力電圧の温度補償を行うことができると共に、温度補償の度合を容易に調整できる等の効果を奏する直流定電圧回路の温度補償回路」が開示されている。
【０００５】
また、特許文献２には、「低い入出力間電位差で安定して動作する電源回路」が開示されている。
【先行技術文献】
【特許文献】
【０００６】
実公平５－４２４９０号公報
特開２０２０－１３５３７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、図１６に示すような従来の定電圧回路では、アンプ等の回路が必要であるため、回路規模が大きく、アンプを駆動する電源が別途必要となる等の課題がある。
【０００８】
上記特許文献１及び特許文献２では、上記のような課題は十分に考慮されておらず、改善の余地がある。
【０００９】
そこで、本発明の目的は、比較的回路規模が小さく、外部電源を必要としない定電圧回路を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は、第１の出力端子と、第２の出力端子と、入力端子と、分圧回路と、デプレッション型ＮＭＯＳＦＥＴ素子と、を備え、前記デプレッション型ＮＭＯＳＦＥＴ素子のドレインが、前記入力端子に接続され、前記デプレッション型ＮＭＯＳＦＥＴ素子のソースが、前記第１の出力端子に接続され、前記分圧回路は、前記第１の出力端子と前記第２の出力端子にそれぞれ接続されるとともに、前記デプレッション型ＮＭＯＳＦＥＴ素子のゲートに接続されることを特徴とする。
【発明の効果】
（【００１１】以降は省略されています）

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