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公開番号2024058633
公報種別公開特許公報(A)
公開日2024-04-25
出願番号2023176379
出願日2023-10-12
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H01L 21/8234 20060101AFI20240418BHJP(基本的電気素子)
要約【課題】微細化または高集積化が可能な半導体装置を提供する。
【解決手段】半導体装置はトランジスタ、容量素子、及び第1の絶縁層を有する。第1の絶縁層は第1の導電層及び第2の導電層上に設けられ、且つ、第1の導電層に達する第1の開口と、第2の導電層に達する第2の開口とを有する。トランジスタは第1の開口の側壁に沿ってチャネル形成領域が設けられる縦型のトランジスタとする。容量素子は第2の開口の側面に沿って一対の電極と誘電体が設けられる、縦型の容量とする。
【選択図】図1
特許請求の範囲【請求項１】
第１のトランジスタ、容量素子、及び第１の絶縁層を有し、
前記第１のトランジスタは、第１の導電層、第２の導電層、第３の導電層、半導体層、及び第２の絶縁層を有し、
前記容量素子は、第４の導電層、第５の導電層、第６の導電層、第７の導電層、及び前記第２の絶縁層を有し、
前記第１の絶縁層は、前記第１の導電層及び前記第４の導電層上に設けられ、且つ、前記第１の導電層に達する第１の開口と、前記第４の導電層に達する第２の開口と、を有し、
前記第２の導電層と、前記第５の導電層とは、それぞれ前記第１の絶縁層上に設けられ、
前記半導体層は、前記第２の導電層と接する部分と、前記第１の開口内において前記第１の導電層と接する部分と、を有し、
前記第６の導電層は、前記第５の導電層と接する部分と、前記第２の開口内において前記第４の導電層と接する部分と、を有し、
前記第２の絶縁層は、前記第１の開口内において前記半導体層を覆う部分と、前記第２の開口内において前記第６の導電層を覆う部分と、を有し、
前記第３の導電層は、前記第１の開口内において前記第２の絶縁層を介して前記半導体層と重なる部分を有し、
前記第７の導電層は、前記第２の開口内において前記第２の絶縁層を介して前記第６の導電層と重なる部分を有する、
半導体装置。
続きを表示（約 1,200 文字）【請求項２】
請求項１において、
前記第１の導電層は、第１の金属層と、当該第１の金属層上の第１の酸化物層と、を有し、
前記第２の導電層は、第２の金属層と、当該第２の金属層上の第２の酸化物層と、を有し、
前記半導体層は、前記第１の酸化物層と、前記第２の酸化物層と、それぞれ接する、
半導体装置。
【請求項３】
請求項１において、
前記第１の導電層と前記第４の導電層は、同一材料を含み、
前記第２の導電層と前記第５の導電層は、同一材料を含み、
前記第３の導電層と前記第７の導電層は、同一材料を含む、
半導体装置。
【請求項４】
請求項１において、
第３の絶縁層を有し、
前記第３の導電層及び前記第７の導電層は、それぞれ前記第３の絶縁層に埋め込まれるように設けられる、
半導体装置。
【請求項５】
請求項４において、
第８の導電層、及び第９の導電層を有し、
前記第８の導電層は、前記第１の開口内において、前記第２の絶縁層と前記第３の導電層との間に位置し、
前記第９の導電層は、前記第２の開口内において、前記第２の絶縁層と前記第７の導電層との間に位置する、
半導体装置。
【請求項６】
請求項１において、
前記第１の開口は、下端の開口径よりも上端の開口径が大きく、
前記第２の開口は、下端の開口径よりも上端の開口径が大きい、
半導体装置。
【請求項７】
請求項１において、
前記第１の導電層は、前記第４の導電層、前記第５の導電層、及び前記第６の導電層と電気的に接続している、
半導体装置。
【請求項８】
請求項１において、
前記第２の導電層は、前記第４の導電層、前記第５の導電層、及び前記第６の導電層と電気的に接続している、
半導体装置。
【請求項９】
請求項１において、
第２のトランジスタおよび第３のトランジスタを有し、
前記第２のトランジスタは、ゲートが前記第１の導電層と電気的に接続され、
前記第３のトランジスタは、ソース及びドレインの一方が、前記第２のトランジスタのソース及びドレインの一方と電気的に接続される、
半導体装置。
【請求項１０】
請求項９において、
前記第２のトランジスタ及び前記第３のトランジスタは、前記第１の導電層よりも下方に位置し、
前記第２のトランジスタは、前記第１のトランジスタと重なる部分を有し、
前記第３のトランジスタは、前記容量素子と重なる部分を有する、
半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の一態様は、トランジスタ、半導体装置、記憶装置、および電子機器に関する。または、本発明の一態様は、記憶装置、または半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、およびモジュールに関する。
続きを表示（約 1,900 文字）【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
【背景技術】
【０００３】
近年、半導体装置の開発が進められ、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、メモリ、またはこれら以外のＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）が主に半導体装置に用いられている。ＣＰＵは、半導体ウエハを加工し、チップ化された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
【０００４】
ＣＰＵ、メモリ、またはこれら以外のＬＳＩの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。
【０００５】
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路、及び画像表示装置（単に表示装置とも表記する）のような半導体部品に広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００６】
また、酸化物半導体を用いたトランジスタは、非導通状態におけるリーク電流が極めて小さいことが知られている。例えば、特許文献１には、リーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている。また、例えば、特許文献２には、長期にわたり記憶内容を保持することができる記憶装置などが、開示されている。
【０００７】
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３及び非特許文献１では、酸化物半導体膜を用いるトランジスタを備えるメモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。また、特許文献４には、酸化物半導体の側面がゲート絶縁体を介してゲート電極に覆われている縦型のトランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００８】
特開２０１２－２５７１８７号公報
特開２０１１－１５１３８３号公報
国際公開第２０２１／０５３４７３号
特開２０１３－２１１５３７号公報
【非特許文献】
【０００９】
Ｍ．Ｏｏｔａｅｔａｌ．，“３Ｄ－ＳｔａｃｋｅｄＣＡＡＣ－Ｉｎ－Ｇａ－ＺｎＯｘｉｄｅＦＥＴｓｗｉｔｈＧａｔｅＬｅｎｇｔｈｏｆ７２ｎｍ”，ＩＥＤＭＴｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０－５３
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の一態様は、微細化または高集積化が可能な半導体装置または記憶装置を提供することを課題の一とする。または、記憶装置において記憶素子と周辺回路とを低コストで作り分けることを課題の一とする。または、配線の負荷を軽減できる半導体装置または記憶装置を提供することを課題の一とする。または、動作速度が速い半導体装置または記憶装置を提供することを課題の一とする。または、良好な電気特性を有する半導体装置または記憶装置を提供することを課題の一とする。または、トランジスタの電気特性のばらつきが少ない半導体装置または記憶装置を提供することを課題の一とする。または、信頼性が良好な半導体装置または記憶装置を提供することを課題の一とする。または、オン電流が大きい半導体装置を提供することを課題の一とする。または、低消費電力の半導体装置または記憶装置を提供することを課題の一とする。または、新規の半導体装置または記憶装置を提供することを課題の一とする。または、新規の半導体装置または記憶装置の作製方法を提供することを課題の一とする。本発明の一態様は、先行技術の問題点の少なくとも一を、少なくとも軽減することを課題の一とする。
（【００１１】以降は省略されています）

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