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公開番号2024060498
公報種別公開特許公報(A)
公開日2024-05-02
出願番号2022167906
出願日2022-10-19
発明の名称炭化珪素半導体装置
出願人富士電機株式会社
代理人個人
主分類H01L 29/78 20060101AFI20240424BHJP(基本的電気素子)
要約【課題】バイポーラ劣化を抑制することができる炭化珪素半導体装置を提供すること。
【解決手段】活性領域40のn-型ドリフト領域2に、正孔注入領域2aと正孔非注入領域2bとが<1-100>方向に交互に繰り返し隣接して配置される。活性領域40のうち正孔注入領域2aが配置された部分は、ボディダイオード20の順方向電流Ifが流れる有効領域41aである。活性領域40のうち正孔非注入領域2bが配置された部分は、ボディダイオード20の順方向電流Ifが流れない無効領域41bである。活性領域40の無効領域41bのp++型コンタクト領域6は、層間絶縁膜11によってソース電極12と電気的に絶縁されている。活性領域40の無効領域41bのp型ベース領域4およびp+型領域21,22は、電気的に浮遊している。
【選択図】図2
特許請求の範囲【請求項1】
炭化珪素からなる半導体基板の内部に設けられた第1導電型の第1半導体領域と、
前記半導体基板の第1主面と前記第1半導体領域との間に設けられた第2導電型の第2半導体領域と、
前記半導体基板の第1主面と前記第2半導体領域との間に選択的に設けられた第1導電型の第3半導体領域と、
前記半導体基板の第1主面と前記第2半導体領域との間に選択的に設けられた、前記第2半導体領域よりも不純物濃度の高い第2導電型の第4半導体領域と、
前記第3半導体領域および前記第2半導体領域を貫通して前記第1半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、を有し、前記半導体基板の第1主面に平行な方向に隣接して配置された複数のセルと、
前記第4半導体領域、前記第3半導体領域および前記第2半導体領域に電気的に接続された第1電極と、
前記半導体基板の第2主面に設けられた第2電極と、
複数の前記セルのうちの一部の第1セルを含み、前記第2電極に対して正の電圧が前記第1電極に印加されたときに正孔が注入される第1領域と、
複数の前記セルのうちの前記第1セルを除く第2セルを含み、前記第2電極に対して正の電圧が前記第1電極に印加されたときに正孔が注入されない第2領域と、
を備え、
前記半導体基板の第1主面は、<11-20>方向に所定のオフ角を有する(0001)面であり、
前記第1領域と前記第2領域とが<1-100>方向に交互に繰り返し隣接して配置されていることを特徴とする炭化珪素半導体装置。
続きを表示(約 1,400 文字)【請求項2】
前記半導体基板の第1主面に設けられ、前記ゲート電極を覆う層間絶縁膜を備え、
前記第1電極は、
前記層間絶縁膜の第1コンタクトホールを介して前記第1セルの前記第4半導体領域に接し、
前記層間絶縁膜によって前記第2セルの前記第4半導体領域と電気的に絶縁されていることを特徴とする請求項1に記載の炭化珪素半導体装置。
【請求項3】
前記第1電極は、前記層間絶縁膜の第2コンタクトホールを介して前記第2セルの前記第3半導体領域に接することを特徴とする請求項2に記載の炭化珪素半導体装置。
【請求項4】
前記第4半導体領域は、前記第1セルのみに設けられていることを特徴とする請求項1に記載の炭化珪素半導体装置。
【請求項5】
前記半導体基板の第1主面に設けられ、前記ゲート電極を覆う層間絶縁膜を備え、
前記第1電極は、
前記層間絶縁膜の第1コンタクトホールを介して前記第1セルの前記第4半導体領域および前記第3半導体領域に接し、
前記層間絶縁膜の第2コンタクトホールを介して前記第2セルの前記第3半導体領域のみに接することを特徴とする請求項4に記載の炭化珪素半導体装置。
【請求項6】
前記半導体基板の第1主面に設けられ、前記ゲート電極を覆う層間絶縁膜を備え、
前記第1電極は、
前記層間絶縁膜の第1コンタクトホールを介して前記第1セルの前記第4半導体領域および前記第3半導体領域に接し、
前記層間絶縁膜の第2コンタクトホールを介して前記第2セルの前記第2半導体領域および前記第3半導体領域に接することを特徴とする請求項4に記載の炭化珪素半導体装置。
【請求項7】
前記第2半導体領域の不純物濃度は、1×10
18
/cm
3
以下であることを特徴とする請求項6に記載の炭化珪素半導体装置。
【請求項8】
前記第2半導体領域と前記第1半導体領域との間において、前記トレンチの底面よりも前記半導体基板の前記第2主面側に選択的に設けられた、前記第2半導体領域よりも不純物濃度の高い第2導電型高濃度領域を備え、
前記第2セルの前記第2導電型高濃度領域は電気的に浮遊していることを特徴とする請求項1~5のいずれか一つに記載の炭化珪素半導体装置。
【請求項9】
前記第2半導体領域と前記第1半導体領域との間において、前記トレンチの底面よりも前記半導体基板の前記第2主面側に選択的に設けられた、前記第2半導体領域よりも不純物濃度の高い複数の第2導電型高濃度領域を備え、
互いに隣り合う前記第1セルと前記第2セルとは、複数の前記第2導電型高濃度領域のうち、当該第1セルと当該第2セルとの間の第1の第2導電型高濃度領域と、当該第2セルの前記トレンチの底面に対向する第2の第2導電型高濃度領域と、前記第1の第2導電型高濃度領域と前記第2の第2導電型高濃度領域との間の前記第1半導体領域と、で形成される寄生抵抗を介して接続されていることを特徴とする請求項1~5のいずれか一つに記載の炭化珪素半導体装置。
【請求項10】
前記第2領域の幅は、<1-100>方向および<11-20>方向ともに前記第1半導体領域の厚さの2倍以上であることを特徴とする請求項1に記載の炭化珪素半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
この発明は、炭化珪素半導体装置に関する。
続きを表示(約 2,500 文字)【背景技術】
【0002】
一般的に、MOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属-酸化膜-半導体の3層構造からなる絶縁ゲートを備えたMOS型電界効果トランジスタ)は、半導体基板にボディダイオード(BD:Body Diode)を内蔵する。MOSFETのボディダイオードは、p
++
型コンタクト領域およびp型ベース領域とn
-
型ドリフト領域およびn
+
型ドレイン領域とのpn接合で形成される寄生のpin(p-intrinsic-n)ダイオードである。
【0003】
炭化珪素(SiC)を半導体材料として用いた従来の炭化珪素半導体装置の構造について説明する。図16は、従来の炭化珪素半導体装置の構造を示す断面図である。図17は、従来の炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図16には、図17の切断線AA-AA’における断面構造を示す。図17には、p型ベース領域104、p
++
型コンタクト領域106およびp
+
型領域121,122のレイアウトを示し、n
+
型ソース領域105を図示省略する。
【0004】
図16,17に示す従来の炭化珪素半導体装置110は、炭化珪素からなる半導体基板130のおもて面(p型エピタキシャル層133側の主面)側にトレンチゲート構造を備えた縦型SiC-MOSFETである。半導体基板130は、炭化珪素からなるn
+
型出発基板131上にn
-
型ドリフト領域102およびp型ベース領域104となる各エピタキシャル層132,133を順にエピタキシャル成長させてなる。n
+
型出発基板131のおもて面は、<11-20>方向に所定のオフ角を有する(0001)面である。
【0005】

+
型出発基板131は、n
+
型ドレイン領域101である。n
-
型エピタキシャル層132のうち、n
-
型エピタキシャル層132にイオン注入により形成されるp
+
型領域121,122およびn型電流拡散領域103を除く部分がn
-
型ドリフト領域102である。p型エピタキシャル層133のうち、p型エピタキシャル層133にイオン注入により形成されるn
+
型ソース領域105およびp
++
型コンタクト領域106を除く部分がp型ベース領域104である。
【0006】
トレンチゲート構造は、p型ベース領域104、n
+
型ソース領域105、p
++
型コンタクト領域106、ゲートトレンチ107、ゲート絶縁膜108およびゲート電極109で構成される。p
++
型コンタクト領域106、p型ベース領域104および後述するp
+
型領域121,122と、後述するn型電流拡散領域103、n
-
型ドリフト領域102およびn
+
型ドレイン領域101と、のpn接合134によって、SiC-MOSFETのボディダイオード120が形成される。
【0007】
ゲートトレンチ107は、半導体基板130のおもて面に平行な第1方向Xにストライプ状に延在する。互いに隣り合うゲートトレンチ107間(メサ部)に、p型ベース領域104、n
+
型ソース領域105およびp
++
型コンタクト領域106が選択的に設けられている。p型ベース領域104およびn
+
型ソース領域105は、ゲートトレンチ107の側壁でゲート絶縁膜108に接し、第1方向Xにゲートトレンチ107と同じ長さで途切れることなく延在する。
【0008】

+
型ソース領域105およびp
++
型コンタクト領域106は、半導体基板130のおもて面とp型ベース領域104との間に、p型ベース領域104に接してそれぞれ選択的に設けられ、半導体基板130のおもて面でソース電極112にオーミック接触する。p
++
型コンタクト領域106は、ゲートトレンチ107から離れて設けられ、半導体基板130のおもて面に平行な方向にn
+
型ソース領域105に隣接する。p
++
型コンタクト領域106は、各メサ部において第1方向Xに所定ピッチで点在する。
【0009】
p型ベース領域104とn
-
型ドリフト領域102との間において、ゲートトレンチ107の底面よりもn
+
型ドレイン領域101側に深い位置に、p
+
型領域121,122およびn型電流拡散領域103がそれぞれ選択的に設けられている。n型電流拡散領域103は、n
-
型ドリフト領域102、p型ベース領域104およびp
+
型領域121,122の間に、これらの領域に接して設けられている。n型電流拡散領域103は、ゲートトレンチ107まで達してゲート絶縁膜108に接する。
【0010】

+
型領域121,122は、ソース電極112の電位に固定されており、SiC-MOSFET(炭化珪素半導体装置110)のオフ時に空乏化して(もしくはn型電流拡散領域103を空乏化させて、またはその両方)、ゲートトレンチ107の底面のゲート絶縁膜108にかかる電界を緩和させる機能を有する。p
+
型領域121,122は、第1方向Xにゲートトレンチ107と同じ長さで直線状に途切れることなく延在する。
(【0011】以降は省略されています)

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