特許ウォッチ

公開番号2024059155
公報種別公開特許公報(A)
公開日2024-05-01
出願番号2022166658
出願日2022-10-18
発明の名称半導体装置
出願人富士電機株式会社
代理人個人,個人
主分類H01L 27/06 20060101AFI20240423BHJP(基本的電気素子)
要約【課題】外来ノイズに起因する寄生素子の動作を抑制することができ、破壊を防止することができる半導体装置を提供する。
【解決手段】第1導電型の半導体基体10と、半導体基体10に設けられた第2導電型の第1ウェル領域11と、第1ウェル領域11に設けられたハイサイド回路101の一部である少なくとも1つの第1導電型の第2ウェル領域12と、第1ウェル領域11の底部に設けられ、第1ウェル領域11よりも高不純物濃度で第2導電型の埋込層13と、第1ウェル領域11の周囲に設けられる第2導電型の耐圧領域14と、第1ウェル領域11に、第2ウェル領域12に対向し、ハイサイド回路101の周囲の少なくとも一部に、第2ウェル領域12よりも深く設けられた第1導電型の引抜領域31とを備える。
【選択図】図3
特許請求の範囲【請求項１】
第１導電型の半導体基体と、
前記半導体基体に設けられた第２導電型の第１ウェル領域と、
前記第１ウェル領域に設けられるハイサイド回路の一部である少なくとも１つの第１導電型の第２ウェル領域と、
前記第１ウェル領域の底部に設けられ、前記第１ウェル領域よりも高不純物濃度で第２導電型の埋込層と、
前記第１ウェル領域の周囲に設けられる第２導電型の耐圧領域と、
前記第１ウェル領域に、前記第２ウェル領域に対向し、前記ハイサイド回路の周囲の少なくとも一部に、前記第２ウェル領域よりも深く設けられた第１導電型の引抜領域と、
を備える半導体装置。
続きを表示（約 660 文字）【請求項２】
前記引抜領域の底部が、前記埋込層に接する
請求項１に記載の半導体装置。
【請求項３】
前記引抜領域は、前記ハイサイド回路の周囲を囲むように環状の平面パターンを有する
請求項１又は２に記載の半導体装置。
【請求項４】
前記耐圧領域の一部にレベルシフタが設けられている
請求項１又は２に記載の半導体装置。
【請求項５】
前記引抜領域が、前記第１ウェル領域と電気的に接続されている
請求項１又は２に記載の半導体装置。
【請求項６】
前記第１ウェル領域の深さが、前記耐圧領域の深さよりも深い
請求項１又は２に記載の半導体装置。
【請求項７】
前記耐圧領域の周囲に設けられた第１導電型の分離領域を更に備える
請求項１又は２に記載の半導体装置。
【請求項８】
前記引抜領域の深さが、前記分離領域の深さと同一である
請求項７に記載の半導体装置。
【請求項９】
前記耐圧領域の上部に設けられた第１導電型のベース領域を更に備える
請求項１又は２に記載の半導体装置。
【請求項１０】
前記耐圧領域の上部に前記ベース領域から離間して設けられた第２導電型の担体受領領域と、
前記ベース領域の上部に設けられた第２導電型の担体供給領域と、
を更に備える請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、高耐圧集積回路装置（ＨＶＩＣ）等の半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
従来、電力変換用ブリッジ回路を構成する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体パワースイッチング素子のゲート駆動には、電気的絶縁のためにトランスやフォトカプラが用いられてきた。しかし、近年では主に小容量の用途において、低コスト化のために電気的な絶縁を行わない高耐圧集積回路装置（以下、「ＨＶＩＣ」と称す）が用いられている。
【０００３】
特許文献１は、従来のＨＶＩＣを開示する。ＨＶＩＣは、半導体パワースイッチング素子のゲートを駆動するゲート駆動回路と、ゲート駆動回路を制御する制御回路と、ゲート駆動回路と制御回路の間で信号伝達を行うレベルシフタを備える。ゲート駆動回路は、高耐圧分離構造により制御回路側と分離された高電位領域に形成されている。
【０００４】
高電位領域には、ｐ型基板をコレクタ、ｐ型基板に形成されたｎ型ウェル領域をベース、ｎ型ウェル領域に形成されたｐ型ウェル領域をエミッタとする寄生ｐｎｐトランジスタが存在する。ＨＶＩＣの通常動作時には、ｎ型ウェル領域に印加されるＶＢ電位は、ｐ型ウェル領域に印加されるＶＳ電位よりも１５Ｖ程度高く保たれる。このため、寄生ｐｎｐトランジスタのベース・エミッタ間は逆バイアス状態にあり、寄生ｐｎｐトランジスタに電流は流れない。しかし、雷等に起因する外来ノイズによりＶＢ電位がＶＳ電位を０．６Ｖ以上下回ると、寄生ｐｎｐトランジスタのベース・エミッタ間が順バイアス状態となる。このとき、寄生ｐｎｐトランジスタがターンオンし、寄生ｐｎｐトランジスタのコレクタ電流がｐ型基板に流れ、ＨＶＩＣの破壊に繋がる。
【０００５】
外来ノイズに起因するＨＶＩＣの破壊を防止するため、従来のＨＶＩＣでは、ｎ型ウェル領域の底部に高不純物濃度のｎ
＋
型埋込層を配置している。これにより、ｐ型ウェル領域の直下の寄生ｐｎｐトランジスタについては増幅率ｈＦＥが抑制される。しかし、ｐ型ウェル領域からｎ
＋
型埋込層の端部近傍にかけて斜め方向に形成される寄生ｐｎｐトランジスタについては、ベース層にｎ
＋
型埋込層が存在しないため、増幅率ｈＦＥが抑制されず、コレクタ電流がｐ型基板に流れるという課題がある。
【０００６】
上記課題を解決するため、特許文献２は、ｎ
＋
型埋込層に達する高不純物濃度の深いｎ型拡散層をｎ
＋
型埋込層の端部に配置し、ｐ型ウェル領域からｎ
＋
型埋込層の端部近傍にかけて斜め方向に形成される寄生ｐｎｐトランジスタの増幅率ｈＦＥを抑制する構造を開示する。
【先行技術文献】
【特許文献】
【０００７】
特許第４６２０４３７号明細書
特開２００２－３２４８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献２に記載のように、高不純物濃度の深いｎ型拡散層を配置する方法では、高不純物濃度の深いｎ型拡散層を形成するための工程を追加する必要があるため、プロセスコストが増大する。
【０００９】
本発明は、外来ノイズに起因する寄生素子の動作を抑制することができ、破壊を防止することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の一態様は、（ａ）第１導電型の半導体基体と、（ｂ）半導体基体に設けられた第２導電型の第１ウェル領域と、（ｃ）第１ウェル領域に設けられるハイサイド回路の一部である少なくとも１つの第１導電型の第２ウェル領域と、（ｄ）第１ウェル領域の底部に設けられ、第１ウェル領域よりも高不純物濃度で第２導電型の埋込層と、（ｅ）第１ウェル領域の周囲に設けられる第２導電型の耐圧領域と、（ｆ）第１ウェル領域に、第２ウェル領域に対向し、ハイサイド回路の周囲の少なくとも一部に、第２ウェル領域よりも深く設けられた第１導電型の引抜領域とを備える半導体装置であることを要旨とする。
【発明の効果】
（【００１１】以降は省略されています）

関連特許