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公開番号2024098887
公報種別公開特許公報(A)
公開日2024-07-24
出願番号2023002681
出願日2023-01-11
発明の名称半導体装置
出願人富士電機株式会社
代理人個人,個人
主分類H01L 25/07 20060101AFI20240717BHJP(基本的電気素子)
要約【課題】本開示は、部品コストを抑制しつつ、小型化および低コスト化を図ることができる半導体装置を提供することを目的とする。
【解決手段】半導体装置100Aは、駆動チップ21[k]と、電圧端子Hcと電源端子Hb[k]とを含む複数の端子Hを備え、電源端子Hb[k]に供給される電源電圧Vb[k]を利用して駆動チップ21[k]を制御する制御チップ41Aと、制御電圧Vccを電圧端子Hcに供給するためのダイパッド63と、電源端子Hb[k]に個別に接続されて電源電圧Vb[k]を電源端子Hb[k]に供給するためのワイヤQb[k]と、電源電圧Vb[k]を生成するブートストラップ動作に利用され電源電圧Vb[k]と同数のダイオードを含む半導体チップ30Aとを具備する。
【選択図】図1
特許請求の範囲【請求項１】
複数のパワー半導体素子と、
第１端子と複数の第２端子とを含む複数の端子を備え、前記複数の第２端子に供給される電源電圧を利用して前記複数のパワー半導体素子を制御する制御チップと、
所定の制御電圧を前記第１端子に供給するための第１導体と、
前記複数の第２端子に個別に接続されて前記電源電圧を前記複数の第２端子に供給するための複数の第１配線と、
前記電源電圧を生成するブートストラップ動作に利用され前記第２端子と同数のダイオードを含む半導体チップと
を具備する半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記半導体チップは、
複数の前記ダイオードのアノード領域を構成する第１導電型の半導体基板と、
複数の前記ダイオードのカソード領域を構成し前記半導体基板の表面層に所定の間隔を空けて並んで形成された第２導電型の複数の第２半導体層と
を含む
請求項１に記載の半導体装置。
【請求項３】
前記半導体チップは、
前記半導体基板の前記表面層の反対側の面に形成されて前記第１導体の表面に接合され複数の前記ダイオードで共有される陽極と、
前記複数の第２半導体層のそれぞれの上に形成されて前記第１配線を介して前記第２端子に電気的に接続される陰極と
を含む
請求項２に記載の半導体装置。
【請求項４】
前記第１端子は、導電性のワイヤを介して前記第１導体の前記表面に接続されている
請求項３に記載の半導体装置。
【請求項５】
前記第１導体に接続された第２配線をさらに具備し、
前記半導体チップは、
第１導電型の半導体基板と、
複数の前記ダイオードのカソード領域を構成し前記半導体基板の表面層に所定の間隔を空けて並んで形成された第２導電型の複数の第２半導体層と、
複数の前記ダイオードのアノード領域を構成し前記複数の第２半導体層が形成されていない前記半導体基板の表面層に形成された第１導電型の第１半導体層と
を含む
請求項１に記載の半導体装置。
【請求項６】
前記半導体チップは、
前記第１半導体層の上に形成されて前記第２配線を介して前記第１導体に電気的に接続される陽極と、
前記複数の第２半導体層のそれぞれの上に形成されて前記第１配線を介して前記第２端子に電気的に接続される陰極と
を含む
請求項５に記載の半導体装置。
【請求項７】
前記制御チップは、前記陽極に電気的に接続される中継端子を前記複数の端子に含み、
前記第２配線は、前記中継端子と前記第１端子とを接続する中継パターンを含む
請求項６に記載の半導体装置。
【請求項８】
前記制御チップおよび前記半導体チップは、第２導体の上に接合される
請求項５から７までのいずれか一項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
従来技術の半導体装置として、３相モータ等の電動機を駆動する３相インバータ回路として利用されるインテリジェントパワーモジュール（ＩｎｔｅｌｌｉｇｅｎｔＰｏｗｅｒＭｏｄｕｌｅ：ＩＰＭ）が知られている。このようなＩＰＭ内に搭載されるブートストラップダイオード（Ｂｏｏｔｓｔｒａｐｄｉｏｄｅ：ＢＳＤ）は、３相個別に３チップ配置された構成を有している。ブートストラップダイオードは、ＩＰＭに設けられたパワー半導体素子を制御するための電源電圧を所定の制御電圧から生成するために用いられている。
【０００３】
特許文献１には、相互に直列に接続された抵抗素子およびダイオードをブートストラップ動作に利用する構成が開示されている。特許文献２には、ブートストラップダイオードおよび電流制限抵抗を備え、電流制限抵抗の抵抗値の精度低下を抑制することができる半導体装置が開示されている。
【０００４】
特許文献３には、ｐ型の半導体基板にブートストラップダイオードおよび高耐圧電界効果トランジスタを有しは、半導体基板のｎ－型の埋め込み層内に空洞を形成し、この空洞の下部の埋め込み層を高耐圧ｎチャネルＭＯＳＦＥＴのドレインドリフト領域として利用することで、ブートストラップダイオードの順バイアス時に半導体基板側に流れる正孔によるリーク電流を抑制すると同時にブートストラップコンデンサの充電電流を大きくし、なおかつチップ面積の増大を抑制することができる半導体装置が開示されている。
【０００５】
特許文献４には、ゲート電位によってディプリーショントランジスタのチャネルに空乏層を生じさせるよう構成されているため、低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
特開２０１４－９０００６号公報
特開２０１９－１９２８３３号公報
国際公開第２０１４／１９９６０８号
特開２０１１－１２９６２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年、産業機器や家電製品などでインバータ化による高効率化が進む一方、電力変換部の小型化が要求されている。そのため、ＩＰＭのパッケージ外形サイズの縮小化要求も高まっており、ＩＰＭ内の部品点数の削減や素子の電力密度の向上などによる実装面積の縮小が推し進められている。
【０００８】
ＩＰＭ内に設けられた制御部を構成する部品には、パワー半導体素子を駆動する駆動チップおよびＢＳＤが含まれている。このような部品を含む制御部は、ＩＰＭ全体の面積に対する実装面積の比率が高くなる。また、ＩＰＭが例えば３相インバータなどの３相構造を有する場合、ＢＳＤが３チップ必要になるため、制御部およびパワー半導体素子を含めて全体で１１個のチップ（部品）が必要になる。
【０００９】
この他、ＢＳＤを駆動チップに内蔵する技術も知られているが、この技術は、駆動チップ側で高価な誘電体分離技術を導入したり、チャージポンプ方式のブートストラップ用ＦＥＴ制御技術を付加したりする必要があり、部品コストが上がるという問題を有している。
【００１０】
本開示の目的は、部品コストを抑制しつつ、小型化および低コスト化を図ることができる半導体装置を提供することにある。
【課題を解決するための手段】
（【００１１】以降は省略されています）

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