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公開番号2024095484
公報種別公開特許公報(A)
公開日2024-07-10
出願番号2023050018
出願日2023-03-27
発明の名称半導体モジュール
出願人富士電機株式会社
代理人弁理士法人RYUKA国際特許事務所
主分類H01L 29/78 20060101AFI20240703BHJP(基本的電気素子)
要約【課題】SiCMOSFET等の半導体装置においては、アバランシェ耐量を高くすることが好ましい。
【解決手段】電気的に並列に接続され、それぞれMOSFETおよび寄生トランジスタが形成された複数のSiCチップと、それぞれのSiCチップにおける前記MOSFETのスイッチングを制御する制御部とを備え、前記制御部は、全ての前記複数のSiCチップについて、少なくとも前記寄生トランジスタがオンする状態では、対応する前記MOSFETのターンオフ時間を0.9μs以下に制御する半導体モジュールを提供する。
【選択図】図2
特許請求の範囲【請求項１】
電気的に並列に接続され、それぞれＭＯＳＦＥＴおよび寄生トランジスタが形成された複数のＳｉＣチップと、
それぞれのＳｉＣチップにおける前記ＭＯＳＦＥＴのスイッチングを制御する制御部と
を備え、
前記制御部は、全ての前記複数のＳｉＣチップについて、少なくとも前記寄生トランジスタがオンする状態では、対応する前記ＭＯＳＦＥＴのターンオフ時間を０．９μｓ以下に制御する
半導体モジュール。
続きを表示（約 1,000 文字）【請求項２】
それぞれの前記ＳｉＣチップの前記寄生トランジスタは、対応する前記ＭＯＳＦＥＴに流れる主電流の電流密度が６０００Ａ／ｃｍ
２
以下の領域ではオンしない
請求項１に記載の半導体モジュール。
【請求項３】
前記制御部は、前記寄生トランジスタがオフする状態においても、対応する前記ＭＯＳＦＥＴのターンオフ時間を０．９μｓ以下に制御する
請求項１または２に記載の半導体モジュール。
【請求項４】
前記制御部は、前記寄生トランジスタがオフする状態においては、対応する前記ＭＯＳＦＥＴのターンオフ時間を０．９μｓより大きい値に制御する
請求項１または２に記載の半導体モジュール。
【請求項５】
前記制御部は、全ての前記ＳｉＣチップの前記ＭＯＳＦＥＴのターンオフ時間を共通に制御する
請求項４に記載の半導体モジュール。
【請求項６】
前記制御部は、それぞれの前記ＳｉＣチップの前記寄生トランジスタの状態に応じて、対応する前記ＭＯＳＦＥＴのターンオフ時間を個別に制御する
請求項４に記載の半導体モジュール。
【請求項７】
少なくとも１つの前記ＳｉＣチップの前記ＭＯＳＦＥＴに流れる主電流を検知する電流検知部を更に備え、
前記制御部は、前記電流検知部が検知した前記主電流の波形に基づいて、少なくとも１つの前記ＳｉＣチップの前記ＭＯＳＦＥＴのターンオフ時間を制御する
請求項４に記載の半導体モジュール。
【請求項８】
前記制御部は、前記電流検知部が検知した前記主電流の前記波形の立ち上りエッジの傾きに基づいて、少なくとも１つの前記ＳｉＣチップの前記ＭＯＳＦＥＴのターンオフ時間を制御する
請求項７に記載の半導体モジュール。
【請求項９】
前記ＳｉＣチップの前記ＭＯＳＦＥＴのベース領域のアクセプタ濃度が１×１０
１７
／ｃｍ
３
以上である
請求項１に記載の半導体モジュール。
【請求項１０】
前記ＳｉＣチップの前記ＭＯＳＦＥＴのベース領域のアクセプタ濃度が８×１０
１７
／ｃｍ
３
以上である
請求項９に記載の半導体モジュール。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体モジュールに関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
ＳｉＣＭＯＳＦＥＴ等の半導体装置が、非クランプ誘導性スイッチング（ＵＩＳ）試験等においてアバランシェ破壊することが知られている（例えば非特許文献１参照）。
非特許文献１ A. Konstantinov, F. Allerstam, H. Pham, G. Park, K. S. Park, D. Waible, and T. Neyer, "Critical temperature and failure mechanism of SiC Schottky rectifiers in Unclamped Inductive Switching (UIS)", Proceedings of the 2020 32
nd
International Symposium on Power Semiconductor Devices and ICs (ISPSD), 2020, pp.158-161
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＳｉＣＭＯＳＦＥＴ等の半導体装置においては、アバランシェ耐量を高くすることが好ましい。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明の一つの態様においては、半導体モジュールを提供する。半導体モジュールは、電気的に並列に接続され、それぞれＭＯＳＦＥＴおよび寄生トランジスタが形成された複数のＳｉＣチップを備えてよい。半導体モジュールは、それぞれのＳｉＣチップにおける前記ＭＯＳＦＥＴのスイッチングを制御する制御部を備えてよい。上記何れかの半導体モジュールの前記制御部は、全ての前記複数のＳｉＣチップについて、少なくとも前記寄生トランジスタがオンする状態では、対応する前記ＭＯＳＦＥＴのターンオフ時間を０．９μｓ以下に制御してよい。
【０００５】
上記何れかの半導体モジュールのそれぞれの前記ＳｉＣチップの前記寄生トランジスタは、対応する前記ＭＯＳＦＥＴに流れる主電流の電流密度が６０００Ａ／ｃｍ
２
以下の領域ではオンしなくてよい。
【０００６】
上記何れかの半導体モジュールの前記制御部は、前記寄生トランジスタがオフする状態においても、対応する前記ＭＯＳＦＥＴのターンオフ時間を０．９μｓ以下に制御してよい。
【０００７】
上記何れかの半導体モジュールの前記制御部は、前記寄生トランジスタがオフする状態においては、対応する前記ＭＯＳＦＥＴのターンオフ時間を０．９μｓより大きい値に制御してよい。
【０００８】
上記何れかの半導体モジュールの前記制御部は、全ての前記ＳｉＣチップの前記ＭＯＳＦＥＴのターンオフ時間を共通に制御してよい。
【０００９】
上記何れかの半導体モジュールの前記制御部は、それぞれの前記ＳｉＣチップの前記寄生トランジスタの状態に応じて、対応する前記ＭＯＳＦＥＴのターンオフ時間を個別に制御してよい。
【００１０】
上記何れかの半導体モジュールは、少なくとも１つの前記ＳｉＣチップの前記ＭＯＳＦＥＴに流れる主電流を検知する電流検知部を備えてよい。上記何れかの半導体モジュールの前記制御部は、前記電流検知部が検知した前記主電流の波形に基づいて、少なくとも１つの前記ＳｉＣチップの前記ＭＯＳＦＥＴのターンオフ時間を制御してよい。
（【００１１】以降は省略されています）

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