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公開番号2024055577
公報種別公開特許公報(A)
公開日2024-04-18
出願番号2022162621
出願日2022-10-07
発明の名称半導体装置
出願人住友電気工業株式会社
代理人個人
主分類H01L 21/338 20060101AFI20240411BHJP(基本的電気素子)
要約【課題】特性劣化抑制可能な半導体素子を提供する。
【解決手段】FET、入力整合回路及び出力整合回路を備えている増幅器において、FETは、基板10と、ソース電極12と、ドレイン電極16と、第1ゲート電極14aと、第2ゲート電極14bと、第2ゲート電極とで第1ゲート電極を挟むように設けられ、第1ゲート電極と電気的に接続されるゲートパッドと、ソース電極の基板とは反対側の上方に設けられ、第1方向に延伸する第1ゲート配線18と、ソース電極の上方に設けられ、第1方向Yに交差する第2方向Xに延伸し、第1端が第1ゲート配線と接続され、第1端とは反対の第2端がソース電極の外において第2ゲート電極と電気的に接続される第2ゲート配線19bと、第2ゲート配線とドレイン電極との間に設けられ、少なくとも一部はソース電極よりドレイン電極の方に設けられ、ソース電極と電気的に接続された第1ガード金属層21b他と、を備える。
【選択図】図3
特許請求の範囲【請求項1】
基板と、
第1方向に延伸し、前記基板上に設けられたソース電極と、
前記第1方向に延伸し、前記基板上に設けられたドレイン電極と、
前記第1方向に延伸し、前記ソース電極と前記ドレイン電極との間における前記基板上に設けられた第1ゲート電極と、
前記第1方向に延伸し、前記ソース電極と前記ドレイン電極との間における前記第1ゲート電極から前記第1方向に位置する前記基板の領域上に設けられた第2ゲート電極と、
前記第2ゲート電極とで前記第1ゲート電極を挟むように設けられ、前記第1ゲート電極と電気的に接続されるゲートパッドと、
前記ソース電極の前記基板とは反対側の上方に設けられ、前記第1方向に延伸する第1ゲート配線と、
前記ソース電極の前記上方に設けられ、前記第1方向に交差する第2方向に延伸し、第1端が前記第1ゲート配線と接続され、前記第1端とは反対の第2端が前記ソース電極の外において前記第2ゲート電極と電気的に接続される第2ゲート配線と、
前記第2ゲート配線と前記ドレイン電極との間に設けられ、少なくとも一部は前記ソース電極より前記ドレイン電極の方に設けられ、前記ソース電極と電気的に接続された第1ガード金属層と、
を備える半導体装置。
続きを表示(約 1,000 文字)【請求項2】
前記第1ガード金属層は、前記第2ゲート配線のうち前記ソース電極の外に位置する部分を、前記第1方向、前記第1方向の反対方向および前記第2方向から囲むように設けられている請求項1に記載の半導体装置。
【請求項3】
前記第1ガード金属層の第1端は、前記第2ゲート配線から前記第1方向に離れた領域において前記ソース電極に電気的に接続され、前記第1ガード金属層の第2端は、前記第2ゲート配線から前記第1方向と反対の方向に離れた領域において前記ソース電極に電気的に接続されている請求項2に記載の半導体装置。
【請求項4】
前記第1ゲート配線と前記ドレイン電極との間に設けられ、前記第1方向に延伸し、少なくとも一部は前記ソース電極の前記上方に設けられ、前記ソース電極と電気的に接続された第2ガード金属層を備える請求項1から請求項3のいずれか一項に記載の半導体装置。
【請求項5】
前記ソース電極、前記ドレイン電極、前記第1ゲート電極および前記第2ゲート電極を覆うように前記基板上に設けられた絶縁膜を備え、
前記第1ゲート配線、前記第2ゲート配線および前記第1ガード金属層は前記絶縁膜上に設けられている請求項1から請求項3のいずれか一項に記載の半導体装置。
【請求項6】
前記絶縁膜を貫通し、前記ソース電極と前記第1ガード金属層とを電気的に接続する第1ビア配線を備える請求項5に記載の半導体装置。
【請求項7】
前記絶縁膜を貫通し、前記第2ゲート電極と前記第2ゲート配線とを電気的に接続する第2ビア配線を備える請求項5に記載の半導体装置。
【請求項8】
少なくとも一部が前記第2ゲート電極と前記ドレイン電極との間に設けられ、前記第1方向に延伸するソースウォールを備え、
前記第1ガード金属層は前記ソース電極の外において前記ソースウォールに電気的に接続される請求項1から請求項3のいずれか一項に記載の半導体装置。
【請求項9】
前記第1ゲート電極と前記第2ゲート電極とは前記基板の上面において前記第1方向に離れている請求項1から請求項3のいずれか一項に記載の半導体装置。
【請求項10】
前記基板の上面の法線方向において、前記ソース電極および前記ドレイン電極の膜厚は前記第1ゲート電極および前記第2ゲート電極の厚さより厚さが大きい請求項1から請求項3のいずれか一項に記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本開示は、半導体装置に関する。
続きを表示(約 3,400 文字)【背景技術】
【0002】
フィンガ状のソース電極、ゲート電極およびドレイン電極を有する電界効果トランジスタ(FET:Field Effect Transistor)において、ソース電極、ゲート電極およびドレイン電極を有する単位FETを電極の延伸方向に複数配置することが知られている(例えば特許文献1、2)。
【先行技術文献】
【特許文献】
【0003】
特開2002-299351号公報
米国特許第9786660号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1および2では、単位FETを電極の延伸方向に複数配置することにより、単位FETにおけるゲート電極の幅を短くできる。よって、ゲート抵抗を抑制することができる。しかし、ゲートパッドとゲートパッドから離れたゲート電極とを電気的に接続するゲート配線は、単位FETの上方に設けられる。ゲート配線がドレイン電極に近づく箇所において、ゲート配線とドレイン電極との間の寄生容量が大きくなり、ゲイン等の特性が劣化する。
【0005】
本開示は、上記課題に鑑みなされたものであり、特性の劣化を抑制することを目的とする。
【課題を解決するための手段】
【0006】
本開示の一実施形態は、基板と、第1方向に延伸し、前記基板上に設けられたソース電極と、前記第1方向に延伸し、前記基板上に設けられたドレイン電極と、前記第1方向に延伸し、前記ソース電極と前記ドレイン電極との間における前記基板上に設けられた第1ゲート電極と、前記第1方向に延伸し、前記ソース電極と前記ドレイン電極との間における前記第1ゲート電極から前記第1方向に位置する前記基板の領域上に設けられた第2ゲート電極と、前記第2ゲート電極とで前記第1ゲート電極を挟むように設けられ、前記第1ゲート電極と電気的に接続されるゲートパッドと、前記ソース電極の前記基板とは反対側の上方に設けられ、前記第1方向に延伸する第1ゲート配線と、前記ソース電極の前記上方に設けられ、前記第1方向に交差する第2方向に延伸し、第1端が前記第1ゲート配線と接続され、前記第1端とは反対の第2端が前記ソース電極の外において前記第2ゲート電極と電気的に接続される第2ゲート配線と、前記第2ゲート配線と前記ドレイン電極との間に設けられ、少なくとも一部は前記ソース電極より前記ドレイン電極の方に設けられ、前記ソース電極と電気的に接続された第1ガード金属層と、を備える半導体装置である
【発明の効果】
【0007】
本開示によれば、特性の劣化を抑制することができる。
【図面の簡単な説明】
【0008】
図1は、実施例1におけるFETが用いられる増幅器のブロック図である。
図2は、実施例1におけるFETの平面図である。
図3は、図2における範囲Dの拡大平面図である。
図4は、図2における範囲Eの拡大平面図である。
図5は、図3におけるA-A断面図である。
図6は、図3におけるB-B断面図である。
図7は、図3におけるC-C断面図である。
図8は、比較例1に係る半導体装置の平面図である。
図9は、図8における範囲Dの拡大平面図である。
図10は、図9におけるA-A断面図である。
図11は、図9におけるB-B断面図である。
図12は、実施例1の変形例1に係る半導体装置の拡大平面図である。
図13は、実施例1の変形例2に係る半導体装置の断面図である。
図14は、実施例2におけるFETの平面図である。
図15は、実施例2におけるFETの平面図である。
図16は、図14および図15におけるA-A断面図である。
図17は、図14および図15におけるB-B断面図である。
【発明を実施するための形態】
【0009】
[本開示の実施形態の詳細]
最初に本開示の実施形態の内容を列記して説明する。
(1)本開示の一実施形態は、基板と、第1方向に延伸し、前記基板上に設けられたソース電極と、前記第1方向に延伸し、前記基板上に設けられたドレイン電極と、前記第1方向に延伸し、前記ソース電極と前記ドレイン電極との間における前記基板上に設けられた第1ゲート電極と、前記第1方向に延伸し、前記ソース電極と前記ドレイン電極との間における前記第1ゲート電極から前記第1方向に位置する前記基板の領域上に設けられた第2ゲート電極と、前記第2ゲート電極とで前記第1ゲート電極を挟むように設けられ、前記第1ゲート電極と電気的に接続されるゲートパッドと、前記ソース電極の前記基板とは反対側の上方に設けられ、前記第1方向に延伸する第1ゲート配線と、前記ソース電極の前記上方に設けられ、前記第1方向に交差する第2方向に延伸し、第1端が前記第1ゲート配線と接続され、前記第1端とは反対の第2端が前記ソース電極の外において前記第2ゲート電極と電気的に接続される第2ゲート配線と、前記第2ゲート配線と前記ドレイン電極との間に設けられ、少なくとも一部は前記ソース電極より前記ドレイン電極の方に設けられ、前記ソース電極と電気的に接続された第1ガード金属層と、を備える半導体装置である。これにより、ゲート・ドレイン容量を抑制できるため、特性の劣化を抑制することができる。
(2)上記(1)において、前記第1ガード金属層は、前記第2ゲート配線のうち前記ソース電極の外に位置する部分を、前記第1方向、前記第1方向の反対方向および前記第2方向から囲むように設けられてもよい。
(3)上記(2)おいて、前記第1ガード金属層の第1端は、前記第2ゲート配線から前記第1方向に離れた領域において前記ソース電極に電気的に接続され、前記第1ガード金属層の第2端は、前記第2ゲート配線から前記第1方向と反対の方向に離れた領域において前記ソース電極に電気的に接続されていてもよい。
(4)上記(1)から(3)のいずれかにおいて、前記第1ゲート配線と前記ドレイン電極との間に設けられ、前記第1方向に延伸し、少なくとも一部は前記ソース電極の前記上方に設けられ、前記ソース電極と電気的に接続された第2ガード金属層を備えてもよい。
(5)上記(1)から(4)のいずれかにおいて、前記ソース電極、前記ドレイン電極、前記第1ゲート電極および前記第2ゲート電極を覆うように前記基板上に設けられた絶縁膜を備え、前記第1ゲート配線、前記第2ゲート配線および前記第1ガード金属層は前記絶縁膜上に設けられていてもよい。
(6)上記(5)において、前記絶縁膜を貫通し、前記ソース電極と前記第1ガード金属層とを電気的に接続する第1ビア配線を備えてもよい。
(7)上記(5)または(6)において、前記絶縁膜を貫通し、前記第2ゲート電極と前記第2ゲート配線とを電気的に接続する第2ビア配線を備えてもよい。
(8)上記(1)から(7)のいずれかにおいて、少なくとも一部が前記第2ゲート電極と前記ドレイン電極との間に設けられ、前記第1方向に延伸するソースウォールを備え、前記第1ガード金属層は前記ソース電極の外において前記ソースウォールに電気的に接続されてもよい。
(9)上記(1)から(8)のいずれかにおいて、前記第1ゲート電極と前記第2ゲート電極とは前記基板の上面において前記第1方向に離れていてもよい。
(10)上記(1)から(9)のいずれかにおいて、前記基板の上面の法線方向において、前記ソース電極および前記ドレイン電極の膜厚は前記第1ゲート電極および前記第2ゲート電極の厚さより厚さが大きくてもよい。
【0010】
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
(【0011】以降は省略されています)

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