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公開番号
2024117483
公報種別
公開特許公報(A)
公開日
2024-08-29
出願番号
2023023610
出願日
2023-02-17
発明の名称
半導体装置
出願人
ローム株式会社
代理人
個人
,
個人
主分類
H01L
21/822 20060101AFI20240822BHJP(基本的電気素子)
要約
【課題】半導体装置の小型化を図ること。
【解決手段】第1チップ14は、基板と、基板上に設けられた素子絶縁層40と、素子絶縁層40に設けられた半導体抵抗層20と、を備える。半導体抵抗層20は、X方向に延びる表面側抵抗層21と、Z方向において表面側抵抗層21よりも基板寄りに配置された基板側抵抗層22と、素子絶縁層40内に設けられ、表面側抵抗層21と基板側抵抗層22とを電気的に直列接続する内部接続部23と、を含む。
【選択図】図9
特許請求の範囲
【請求項1】
基板と、
前記基板上に設けられた素子絶縁層と、
前記素子絶縁層に設けられた半導体抵抗層と、
を備え、
前記半導体抵抗層は、
前記基板の厚さ方向と直交する第1方向に延びる表面側抵抗層と、
前記厚さ方向において前記表面側抵抗層よりも前記基板寄りに配置された基板側抵抗層と、
前記表面側抵抗層と前記基板側抵抗層とを電気的に直列接続する内部接続部と、
を含む、半導体装置。
続きを表示(約 1,400 文字)
【請求項2】
前記基板側抵抗層は、前記厚さ方向から視て前記表面側抵抗層とオーバーラップしているオーバーラップ領域を含む
請求項1に記載の半導体装置。
【請求項3】
前記オーバーラップ領域は、前記基板側抵抗層の前記第1方向の全体にわたり形成されている
請求項2に記載の半導体装置。
【請求項4】
前記第1方向において、前記表面側抵抗層は、前記基板側抵抗層よりも長い
請求項1に記載の半導体装置。
【請求項5】
前記内部接続部は、
前記表面側抵抗層に接続された第1内部ビアと、
前記第1方向において前記第1内部ビアとは異なる位置に設けられ、前記基板側抵抗層に接続された第2内部ビアと、
前記厚さ方向において前記表面側抵抗層および前記基板側抵抗層の双方と異なる位置に配置され、前記第1内部ビアおよび前記第2内部ビアの双方に接続された内部配線層と、
を含む
請求項1に記載の半導体装置。
【請求項6】
前記内部接続部は、前記表面側抵抗層と前記基板側抵抗層の前記オーバーラップ領域との双方に接続された内部ビアによって構成されている
請求項2に記載の半導体装置。
【請求項7】
前記表面側抵抗層および前記基板側抵抗層の双方は、前記第1方向の両端部である第1端部および第2端部を含み、
前記内部ビアは、前記第1方向における前記表面側抵抗層および前記基板側抵抗層の前記第2端部同士を接続している
請求項6に記載の半導体装置。
【請求項8】
前記半導体抵抗層は、前記厚さ方向から視て、前記第1方向と直交する第2方向に互いに離隔して複数配置されており、
前記複数の半導体抵抗層は、前記第2方向において互いに隣り合う第1半導体抵抗層、第2半導体抵抗層、および第3半導体抵抗層を含み、
前記第2方向において隣り合う前記第1半導体抵抗層の前記基板側抵抗層と前記第2半導体抵抗層の前記基板側抵抗層とを電気的に接続する第1外部接続部と、
前記第2方向において隣り合う前記第2半導体抵抗層の前記表面側抵抗層と前記第3半導体抵抗層の前記表面側抵抗層とを電気的に接続する第2外部接続部と、
を備える
請求項1に記載の半導体装置。
【請求項9】
前記第1外部接続部は、
前記第1半導体抵抗層の前記基板側抵抗層に接続された第1基板側ビアと、
前記第2半導体抵抗層の前記基板側抵抗層に接続された第2基板側ビアと、
前記第2方向に延びており、前記第1基板側ビアおよび前記第2基板側ビアの双方に接続された第1外部配線層と、
を含む
請求項8に記載の半導体装置。
【請求項10】
前記第2外部接続部は、
前記第2半導体抵抗層の前記表面側抵抗層に接続された第1表面側ビアと、
前記第3半導体抵抗層の前記表面側抵抗層に接続された第2表面側ビアと、
前記第2方向に延びており、前記第1表面側ビアおよび前記第2表面側ビアの双方に接続された第2外部配線層と、
を含む
請求項8に記載の半導体装置。
(【請求項11】以降は省略されています)
発明の詳細な説明
【技術分野】
【0001】
本開示は、半導体装置に関する。
続きを表示(約 2,800 文字)
【背景技術】
【0002】
半導体装置の一例として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体抵抗層と、を備える構成が知られている(例えば特許文献1参照)。
【先行技術文献】
【特許文献】
【0003】
特開2017-212299号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、半導体装置においては小型化が望まれている。
【課題を解決するための手段】
【0005】
上記課題を解決する半導体装置は、基板と、前記基板上に設けられた素子絶縁層と、前記素子絶縁層に設けられた半導体抵抗層と、を備え、前記半導体抵抗層は、前記基板の厚さ方向と直交する第1方向に延びる表面側抵抗層と、前記厚さ方向において前記表面側抵抗層よりも前記基板寄りに配置された基板側抵抗層と、前記表面側抵抗層と前記基板側抵抗層とを電気的に直列接続する内部接続部と、を含む。
【発明の効果】
【0006】
上記半導体装置によれば、半導体装置の小型化を図ることができる。
【図面の簡単な説明】
【0007】
図1は、第1実施形態の半導体モジュールの概略平面図である。
図2は、図1の半導体モジュールにおける第1チップおよび第2チップの概略平面図である。
図3は、第1チップにおける半導体抵抗層の概略平面図である。
図4は、図3の枠A1の拡大図である。
図5は、図4のF5-F5線で第1チップを切断した概略断面図である。
図6は、図3のF6-F6線で第1チップを切断した概略断面図である。
図7は、図3の半導体抵抗層の一部の概略平面図である。
図8は、図7のF8-F8線で第1チップを切断した概略断面図である。
図9は、図7のF9-F9線で第1チップを切断した概略断面図である。
図10は、図7のF10-F10線で第1チップを切断した概略断面図である。
図11は、第1実施形態の第1チップの製造工程の一例を示す概略断面図である。
図12は、図11に続く製造工程を示す配線層およびその周辺の概略断面図である。
図13は、図12に続く製造工程であって図12とは別の配線層およびその周辺の概略断面図である。
図14は、図13に続く製造工程を示す概略断面図である。
図15は、図14に続く製造工程を示す概略断面図である。
図16は、図15に続く製造工程を示す概略断面図である。
図17は、図16に続く製造工程を示す概略断面図である。
図18は、図17に続く製造工程を示す概略断面図である。
図19は、第2実施形態の第1チップについて、複数の半導体抵抗層およびその周辺の概略平面図である。
図20は、図19のF20-F20線で第1チップを切断した概略断面図である。
図21は、第3実施形態の第1チップについて、複数の半導体抵抗層およびその周辺の概略平面図である。
図22は、図21のF22-F22線で第1チップを切断した概略断面図である。
図23は、図21のF23-F23線で第1チップを切断した概略断面図である。
図24は、第4実施形態の第1チップについて、複数の半導体抵抗層およびその周辺の概略平面図である。
図25は、図24のF25-F25線で第1チップを切断した概略断面図である。
図26は、図24のF26-F26線で第1チップを切断した概略断面図である。
図27は、図24のF27-F27線で第1チップを切断した概略断面図である。
図28は、第5実施形態の第1チップについて、複数の半導体抵抗層およびその周辺の概略平面図である。
図29は、複数の半導体抵抗層における基板側抵抗層の概略平面図である。
図30は、図28のF30-F30線で第1チップを切断した概略断面図である。
図31は、図28のF31-F31線で第1チップを切断した概略断面図である。
図32は、図28のF32-F32線で第1チップを切断した概略断面図である。
図33は、第6実施形態の第1チップについて、複数の半導体抵抗層およびその周辺の概略平面図である。
図34は、図33のF34-F34線で第1チップを切断した概略断面図である。
図35は、図33のF35-F35線で第1チップを切断した概略断面図である。
図36は、図33のF36-F36線で第1チップを切断した概略断面図である。
図37は、変更例の第1チップについて、第1チップの概略断面図である。
図38は、変更例の第1チップについて、複数の半導体抵抗層およびその周辺の概略平面図である。
図39は、変更例の第1チップについて、複数の半導体抵抗層およびその周辺の概略平面図である。
【発明を実施するための形態】
【0008】
以下、添付図面を参照して、本開示における半導体装置および半導体モジュールのいくつかの実施形態について説明する。なお、説明を簡単かつ明確にするため、図面に示される構成要素は、必ずしも一定の縮尺で描かれていない。また、理解を容易にするため、断面図ではハッチング線が省略されている場合がある。添付図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0009】
以下の詳細な説明は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0010】
<第1実施形態>
[半導体モジュールの構成]
図1および図2を参照して、第1実施形態の半導体モジュール10の構成について説明する。図1は、半導体モジュール10の全体的な配置構成を概略的に示している。図2は、半導体モジュール10の後述する第1チップ14および第2チップ15の各々の電気的な構成および電気的な接続構成を概略的に示している。なお、図1では、図面を容易に理解するため、後述する封止樹脂16の内部の構成要素を実線で示している。図2では、図面を容易に理解するため、第1チップ14および第2チップ15の内部の構成要素を実線で示している。
(【0011】以降は省略されています)
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