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公開番号2024117483
公報種別公開特許公報(A)
公開日2024-08-29
出願番号2023023610
出願日2023-02-17
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 21/822 20060101AFI20240822BHJP(基本的電気素子)
要約【課題】半導体装置の小型化を図ること。
【解決手段】第1チップ14は、基板と、基板上に設けられた素子絶縁層40と、素子絶縁層40に設けられた半導体抵抗層20と、を備える。半導体抵抗層20は、X方向に延びる表面側抵抗層21と、Z方向において表面側抵抗層21よりも基板寄りに配置された基板側抵抗層22と、素子絶縁層40内に設けられ、表面側抵抗層21と基板側抵抗層22とを電気的に直列接続する内部接続部23と、を含む。
【選択図】図9
特許請求の範囲【請求項１】
基板と、
前記基板上に設けられた素子絶縁層と、
前記素子絶縁層に設けられた半導体抵抗層と、
を備え、
前記半導体抵抗層は、
前記基板の厚さ方向と直交する第１方向に延びる表面側抵抗層と、
前記厚さ方向において前記表面側抵抗層よりも前記基板寄りに配置された基板側抵抗層と、
前記表面側抵抗層と前記基板側抵抗層とを電気的に直列接続する内部接続部と、
を含む、半導体装置。
続きを表示（約 1,400 文字）【請求項２】
前記基板側抵抗層は、前記厚さ方向から視て前記表面側抵抗層とオーバーラップしているオーバーラップ領域を含む
請求項１に記載の半導体装置。
【請求項３】
前記オーバーラップ領域は、前記基板側抵抗層の前記第１方向の全体にわたり形成されている
請求項２に記載の半導体装置。
【請求項４】
前記第１方向において、前記表面側抵抗層は、前記基板側抵抗層よりも長い
請求項１に記載の半導体装置。
【請求項５】
前記内部接続部は、
前記表面側抵抗層に接続された第１内部ビアと、
前記第１方向において前記第１内部ビアとは異なる位置に設けられ、前記基板側抵抗層に接続された第２内部ビアと、
前記厚さ方向において前記表面側抵抗層および前記基板側抵抗層の双方と異なる位置に配置され、前記第１内部ビアおよび前記第２内部ビアの双方に接続された内部配線層と、
を含む
請求項１に記載の半導体装置。
【請求項６】
前記内部接続部は、前記表面側抵抗層と前記基板側抵抗層の前記オーバーラップ領域との双方に接続された内部ビアによって構成されている
請求項２に記載の半導体装置。
【請求項７】
前記表面側抵抗層および前記基板側抵抗層の双方は、前記第１方向の両端部である第１端部および第２端部を含み、
前記内部ビアは、前記第１方向における前記表面側抵抗層および前記基板側抵抗層の前記第２端部同士を接続している
請求項６に記載の半導体装置。
【請求項８】
前記半導体抵抗層は、前記厚さ方向から視て、前記第１方向と直交する第２方向に互いに離隔して複数配置されており、
前記複数の半導体抵抗層は、前記第２方向において互いに隣り合う第１半導体抵抗層、第２半導体抵抗層、および第３半導体抵抗層を含み、
前記第２方向において隣り合う前記第１半導体抵抗層の前記基板側抵抗層と前記第２半導体抵抗層の前記基板側抵抗層とを電気的に接続する第１外部接続部と、
前記第２方向において隣り合う前記第２半導体抵抗層の前記表面側抵抗層と前記第３半導体抵抗層の前記表面側抵抗層とを電気的に接続する第２外部接続部と、
を備える
請求項１に記載の半導体装置。
【請求項９】
前記第１外部接続部は、
前記第１半導体抵抗層の前記基板側抵抗層に接続された第１基板側ビアと、
前記第２半導体抵抗層の前記基板側抵抗層に接続された第２基板側ビアと、
前記第２方向に延びており、前記第１基板側ビアおよび前記第２基板側ビアの双方に接続された第１外部配線層と、
を含む
請求項８に記載の半導体装置。
【請求項１０】
前記第２外部接続部は、
前記第２半導体抵抗層の前記表面側抵抗層に接続された第１表面側ビアと、
前記第３半導体抵抗層の前記表面側抵抗層に接続された第２表面側ビアと、
前記第２方向に延びており、前記第１表面側ビアおよび前記第２表面側ビアの双方に接続された第２外部配線層と、
を含む
請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
半導体装置の一例として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体抵抗層と、を備える構成が知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－２１２２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体装置においては小型化が望まれている。
【課題を解決するための手段】
【０００５】
上記課題を解決する半導体装置は、基板と、前記基板上に設けられた素子絶縁層と、前記素子絶縁層に設けられた半導体抵抗層と、を備え、前記半導体抵抗層は、前記基板の厚さ方向と直交する第１方向に延びる表面側抵抗層と、前記厚さ方向において前記表面側抵抗層よりも前記基板寄りに配置された基板側抵抗層と、前記表面側抵抗層と前記基板側抵抗層とを電気的に直列接続する内部接続部と、を含む。
【発明の効果】
【０００６】
上記半導体装置によれば、半導体装置の小型化を図ることができる。
【図面の簡単な説明】
【０００７】
図１は、第１実施形態の半導体モジュールの概略平面図である。
図２は、図１の半導体モジュールにおける第１チップおよび第２チップの概略平面図である。
図３は、第１チップにおける半導体抵抗層の概略平面図である。
図４は、図３の枠Ａ１の拡大図である。
図５は、図４のＦ５－Ｆ５線で第１チップを切断した概略断面図である。
図６は、図３のＦ６－Ｆ６線で第１チップを切断した概略断面図である。
図７は、図３の半導体抵抗層の一部の概略平面図である。
図８は、図７のＦ８－Ｆ８線で第１チップを切断した概略断面図である。
図９は、図７のＦ９－Ｆ９線で第１チップを切断した概略断面図である。
図１０は、図７のＦ１０－Ｆ１０線で第１チップを切断した概略断面図である。
図１１は、第１実施形態の第１チップの製造工程の一例を示す概略断面図である。
図１２は、図１１に続く製造工程を示す配線層およびその周辺の概略断面図である。
図１３は、図１２に続く製造工程であって図１２とは別の配線層およびその周辺の概略断面図である。
図１４は、図１３に続く製造工程を示す概略断面図である。
図１５は、図１４に続く製造工程を示す概略断面図である。
図１６は、図１５に続く製造工程を示す概略断面図である。
図１７は、図１６に続く製造工程を示す概略断面図である。
図１８は、図１７に続く製造工程を示す概略断面図である。
図１９は、第２実施形態の第１チップについて、複数の半導体抵抗層およびその周辺の概略平面図である。
図２０は、図１９のＦ２０－Ｆ２０線で第１チップを切断した概略断面図である。
図２１は、第３実施形態の第１チップについて、複数の半導体抵抗層およびその周辺の概略平面図である。
図２２は、図２１のＦ２２－Ｆ２２線で第１チップを切断した概略断面図である。
図２３は、図２１のＦ２３－Ｆ２３線で第１チップを切断した概略断面図である。
図２４は、第４実施形態の第１チップについて、複数の半導体抵抗層およびその周辺の概略平面図である。
図２５は、図２４のＦ２５－Ｆ２５線で第１チップを切断した概略断面図である。
図２６は、図２４のＦ２６－Ｆ２６線で第１チップを切断した概略断面図である。
図２７は、図２４のＦ２７－Ｆ２７線で第１チップを切断した概略断面図である。
図２８は、第５実施形態の第１チップについて、複数の半導体抵抗層およびその周辺の概略平面図である。
図２９は、複数の半導体抵抗層における基板側抵抗層の概略平面図である。
図３０は、図２８のＦ３０－Ｆ３０線で第１チップを切断した概略断面図である。
図３１は、図２８のＦ３１－Ｆ３１線で第１チップを切断した概略断面図である。
図３２は、図２８のＦ３２－Ｆ３２線で第１チップを切断した概略断面図である。
図３３は、第６実施形態の第１チップについて、複数の半導体抵抗層およびその周辺の概略平面図である。
図３４は、図３３のＦ３４－Ｆ３４線で第１チップを切断した概略断面図である。
図３５は、図３３のＦ３５－Ｆ３５線で第１チップを切断した概略断面図である。
図３６は、図３３のＦ３６－Ｆ３６線で第１チップを切断した概略断面図である。
図３７は、変更例の第１チップについて、第１チップの概略断面図である。
図３８は、変更例の第１チップについて、複数の半導体抵抗層およびその周辺の概略平面図である。
図３９は、変更例の第１チップについて、複数の半導体抵抗層およびその周辺の概略平面図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照して、本開示における半導体装置および半導体モジュールのいくつかの実施形態について説明する。なお、説明を簡単かつ明確にするため、図面に示される構成要素は、必ずしも一定の縮尺で描かれていない。また、理解を容易にするため、断面図ではハッチング線が省略されている場合がある。添付図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【０００９】
以下の詳細な説明は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【００１０】
＜第１実施形態＞
［半導体モジュールの構成］
図１および図２を参照して、第１実施形態の半導体モジュール１０の構成について説明する。図１は、半導体モジュール１０の全体的な配置構成を概略的に示している。図２は、半導体モジュール１０の後述する第１チップ１４および第２チップ１５の各々の電気的な構成および電気的な接続構成を概略的に示している。なお、図１では、図面を容易に理解するため、後述する封止樹脂１６の内部の構成要素を実線で示している。図２では、図面を容易に理解するため、第１チップ１４および第２チップ１５の内部の構成要素を実線で示している。
（【００１１】以降は省略されています）

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