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公開番号2024116773
公報種別公開特許公報(A)
公開日2024-08-28
出願番号2023022573
出願日2023-02-16
発明の名称半導体装置
出願人エイブリック株式会社
代理人
主分類H01L 21/336 20060101AFI20240821BHJP(基本的電気素子)
要約【課題】ひとつのウェル領域の内部にMOSトランジスタを複数配置した場合でも、リーク電流差の発生を抑制し、アナログ回路の性能低下の発生を抑制することができる半導体装置の提供。
【解決手段】半導体装置10は、N型半導体基板101と、半導体基板101の表面に形成された長方形のP型ウェル領域102と、P型ウェル領域102に接してP型ウェル領域102以外に形成され、P型ウェル領域102よりも不純物濃度が高いN型ウェル領域103と、P型ウェル領域102の表面に形成されたN型高濃度不純物領域111a、112b、113a、114b、115a及び116bとを有し、P型ウェル領域102の短辺が所定の寸法未満のときに、P型ウェル領域102の長辺とN型高濃度不純物領域111a、112b、113a、114b、115a及び116bの距離を大きくした。
【選択図】図1
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板の表面に形成された長方形の第１導電型の第１ウェル領域と、
前記第１ウェル領域に接して前記第１ウェル領域以外の領域に形成され、前記第１ウェル領域よりも不純物濃度が高い第２導電型の第２ウェル領域と、
前記第１ウェル領域の表面に形成された第２導電型の高濃度不純物領域と、
を有し、
前記第１ウェル領域の短辺が所定の寸法未満のときに、前記第１ウェル領域の長辺と前記高濃度不純物領域の距離が大きいことを特徴とする半導体装置。
続きを表示（約 350 文字）【請求項２】
前記第１ウェル領域の不純物濃度は、１．１×１０
１６
／ｃｍ
３
以下であり、前記第２ウェル領域の不純物濃度は、１．２×１０
１６
／ｃｍ
３
以上である請求項１記載の半導体装置
【請求項３】
前記第１ウェル領域の短辺の寸法が１０ｕｍ以上の場合は、前記第１ウェル領域の長辺と前記高濃度不純物領域の距離が３ｕｍ以上であり、前記第１ウェル領域の短辺の寸法が１０ｕｍ未満の場合、前記第１ウェル領域の短辺の寸法をＷｘ、前記第１ウェル領域の長辺と前記高濃度不純物領域の距離をＳｘとして、
Ｓｘ＝５４４ｅｘｐ（－０．５Ｗｘ）
により算出されるＳｘ以上である請求項１または２記載の半導体装置

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
オペアンプなどの半導体装置は、基準電圧回路やカレントミラー回路などのアナログ回路を備えている。このようなアナログ回路に用いられるＭＯＳトランジスタは、同じ構造及びレイアウトのＭＯＳトランジスタであれば、しきい値電圧、相互コンダクタンス、リーク電流を含むサブスレッショルド特性も同一であることが回路動作上の前提条件となる。
【０００３】
カレントミラー回路は、電流供給元のＭＯＳトランジスタと、互いにゲートが接続された電流供給先のＭＯＳトランジスタがペアとなるように構成されている。これらのペアとなるＭＯＳトランジスタ同士の構造及びレイアウトが同じであれば、電流供給元のＭＯＳトランジスタと同一の電流値を電流供給先のＭＯＳトランジスタに流す機能を有している。
【０００４】
カレントミラー回路において、ペアとなるＭＯＳトランジスタに特性差が生じると、電流誤差が発生する場合がある。このような場合には、半導体装置の性能が低下し、意図しない誤動作が発生するおそれがある。
【０００５】
アナログ回路のペアとなるＭＯＳトランジスタに特性差が生じる要因としては、ＭＯＳトランジスタのリーク電流差がある。
【０００６】
このリーク電流差の発生を抑制するために、例えば、特許文献１に記載の発明では、ひとつのウェル領域の内部にはＭＯＳトランジスタをひとつだけ配置している。リーク電流が低いままであれば、個々のＭＯＳトランジスタ同士のリーク電流差はそれほど大きくならないため、アナログ回路の性能は低下しにくくなる。
【先行技術文献】
【特許文献】
【０００７】
特開２０１０－１２９６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一つの側面では、ひとつのウェル領域の内部にＭＯＳトランジスタを複数配置した場合でも、リーク電流差の発生を抑制し、アナログ回路の性能低下の発生を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一実施形態における半導体装置は、
半導体基板と、
前記半導体基板の表面に形成された長方形の第１導電型の第１ウェル領域と、
前記第１ウェル領域に接して前記第１ウェル領域以外の領域に形成され、前記第１ウェル領域よりも不純物濃度が高い第２導電型の第２ウェル領域と、
前記第１ウェル領域の表面に形成された第２導電型の高濃度不純物領域と、
を有し、
前記第１ウェル領域の短辺が所定の寸法未満のときに、前記第１ウェル領域の長辺と前記高濃度不純物領域の距離が大きい。
【発明の効果】
【００１０】
本発明の一つの側面によれば、ひとつのウェル領域の内部にＭＯＳトランジスタを複数配置した場合でも、リーク電流差の発生を抑制し、アナログ回路の性能低下の発生を抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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