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公開番号2024058298
公報種別公開特許公報(A)
公開日2024-04-25
出願番号2022165571
出願日2022-10-14
発明の名称スイッチング素子および半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 21/338 20060101AFI20240418BHJP(基本的電気素子)
要約【課題】ソースパッドとソース端子との間の導電経路における寄生インダクタンスを低減すること。
【解決手段】スイッチング素子である半導体素子20は、ゲートパッド21G、複数のドレインパッド21D、および複数のソースパッド21Sが形成された素子表面21を有する。複数のソースパッド21Sの総面積であるソース面積は、複数のドレインパッド21Dの総面積であるドレイン面積よりも大きい。
【選択図】図6
特許請求の範囲【請求項１】
ゲートパッド、複数のドレインパッド、および複数のソースパッドが形成された素子表面を有するスイッチング素子であって、
前記複数のソースパッドの総面積であるソース面積が、前記複数のドレインパッドの総面積であるドレイン面積よりも大きい
スイッチング素子。
続きを表示（約 1,000 文字）【請求項２】
前記ドレイン面積に対する前記ソース面積の比率は、５／３以上２以下である
請求項１に記載のスイッチング素子。
【請求項３】
前記複数のソースパッドおよび前記複数のドレインパッドの双方は、前記素子表面に沿った第１方向に交互に配列されている
請求項１に記載のスイッチング素子。
【請求項４】
前記複数のソースパッドの各々の面積は、前記複数のドレインパッドの各々の面積よりも大きい
請求項３に記載のスイッチング素子。
【請求項５】
前記複数のソースパッドは同じ大きさに形成され、
前記複数のドレインパッドは同じ大きさに形成されている
請求項４に記載のスイッチング素子。
【請求項６】
前記第１方向において、前記複数のソースパッドの幅は、前記複数のドレインパッドの幅よりも大きい
請求項４に記載のスイッチング素子。
【請求項７】
前記複数のソースパッドの幅と前記複数のドレインパッドの幅とは同じであり、
前記複数のソースパッドの数は、前記複数のドレインパッドの数よりも多い
請求項５に記載のスイッチング素子。
【請求項８】
前記素子表面に対して垂直な方向から視て、前記複数のソースパッドおよび前記複数のドレインパッドの各々は、前記第１方向を幅方向とし、前記素子表面に沿うとともに前記第１方向に直交する第２方向を長手方向とする長方形状である
請求項３に記載のスイッチング素子。
【請求項９】
前記複数のソースパッドおよび前記複数のドレインパッドのいずれか一方は、前記第１方向における前記素子表面の第１端部の近くに配置された端パッドを含み、
前記端パッドは、前記第１端部に近い位置にあるコーナ部分に形成された凹部を含み、
前記ゲートパッドは、前記凹部によって形成され、かつ前記コーナ部分に設けられた領域に配置されている
請求項３に記載のスイッチング素子。
【請求項１０】
前記複数のソースパッドのうち１つの第１ソースパッドと、前記第１ソースパッドと前記第１方向に隣り合う第１ドレインパッドとのうち少なくとも一方は、凹部を有し、
前記ゲートパッドは、前記凹部に配置されている
請求項３に記載のスイッチング素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、スイッチング素子および半導体装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
ゲートパッド、ドレインパッド、およびソースパッドが形成された素子表面を有する半導体素子と、半導体素子の各パッドに接続されたゲート端子、ドレイン端子、およびソース端子と、半導体素子、および各端子を封止する封止樹脂とを備える半導体装置が知られている（たとえば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１１８３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記半導体装置では、半導体素子のソースパッドとソース端子との間の導電経路における寄生インダクタンスを低減することが望まれている。
【課題を解決するための手段】
【０００５】
本開示の一態様であるスイッチング素子は、ゲートパッド、複数のドレインパッド、および複数のソースパッドが形成された素子表面を有するスイッチング素子であって、前記複数のソースパッドの総面積であるソース面積が、前記複数のドレインパッドの総面積であるドレイン面積よりも大きい。
【０００６】
本開示の一態様である半導体装置は、上記スイッチング素子と、前記スイッチング素子を封止する封止樹脂と、前記封止樹脂から露出するゲート端子、ソース端子、およびドレイン端子と、を備える。
【発明の効果】
【０００７】
本開示のスイッチング素子および半導体装置によれば、ソースパッドとソース端子との間の導電経路における寄生インダクタンスを低減することができる。
【図面の簡単な説明】
【０００８】
図１は、第１実施形態の半導体装置の斜視図である。
図２は、図１の半導体装置の平面図である。
図３は、図２のＦ３－Ｆ３線で半導体装置を切断した断面図である。
図４は、図２のＦ４－Ｆ４線で半導体装置を切断した断面図である。
図５は、図２のＦ５－Ｆ５線で半導体装置を切断した断面図である。
図６は、第１実施形態のスイッチング素子の平面図である。
図７は、図６のスイッチング素子と、ドレイン配線、ソース配線、およびゲート配線との位置関係を示す平面図である。
図８は、スイッチング素子の一部を模式的に示す断面図である。
図９は、第２実施形態のスイッチング素子の平面図である。
図１０は、図９のスイッチング素子を備える半導体装置におけるスイッチング素子と、ドレイン配線、ソース配線、およびゲート配線との位置関係を示す平面図である。
図１１は、第３実施形態の半導体装置の斜視図である。
図１２は、図１１の半導体装置の裏面図である。
図１３は、図１１の半導体装置の模式的な断面図である。
図１４は、第３実施形態のスイッチング素子と、ドレイン用ワイヤ、ソース用ワイヤ、およびゲート用ワイヤとの接続構造を示す平面図である。
図１５は、第４実施形態の半導体装置について、スイッチング素子と、ドレイン用ワイヤ、ソース用ワイヤ、およびゲート用ワイヤとの接続構造を示す平面図である。
図１６は、第５実施形態の半導体装置について、スイッチング素子と、ドレイン用ワイヤ、ソース用ワイヤ、およびゲート用ワイヤとの接続構造を示す平面図である。
図１７は、第６実施形態の半導体装置について、スイッチング素子と、ドレイン用クリップ、ソース用クリップ、およびゲート用ワイヤとの接続構造を示す平面図である。
図１８は、第６実施形態の半導体装置の模式的な断面図である。
図１９は、第６実施形態の半導体装置の模式的な断面図である。
図２０は、変更例のスイッチング素子の平面図である。
図２１は、変更例のスイッチング素子の平面図である。
図２２は、変更例のスイッチング素子の平面図である。
図２３は、変更例のスイッチング素子の平面図である。
図２４は、変更例の半導体装置について、スイッチング素子と、ドレイン用クリップ、ソース用クリップ、およびゲート用ワイヤとの位置関係を示す平面図である。
図２５は、変更例の半導体装置について、スイッチング素子と、ドレイン配線、ソース配線、およびゲート配線との一部の位置関係を示す平面図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照して本開示におけるスイッチング素子および半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は、必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図ではハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【００１０】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
（【００１１】以降は省略されています）

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