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公開番号2024047100
公報種別公開特許公報(A)
公開日2024-04-05
出願番号2022152522
出願日2022-09-26
発明の名称縦型半導体装置
出願人富士電機株式会社
代理人個人,個人
主分類H01L 29/78 20060101AFI20240329BHJP(基本的電気素子)
要約【課題】抵抗の低減が可能な縦型半導体装置を提供する。
【解決手段】縦型半導体装置は、ワイドバンドギャップ半導体層と、ワイドバンドギャップ半導体層に設けられた電界効果トランジスタと、を備える。ワイドバンドギャップ半導体層は、第1主面側に突き出たFin部を有する。電界効果トランジスタは、ワイドバンドギャップ半導体層に設けられた第1導電型のドリフト領域と、ワイドバンドギャップ半導体層に設けられ、ドリフト領域上に位置する第2導電型の第1ウェル領域と、ワイドバンドギャップ半導体層に設けられ、第1ウェル領域上に位置する第1導電型のソース領域と、ワイドバンドギャップ半導体層に設けられ、第1ウェル領域とドリフト領域との間に位置する第1導電型の電流拡張領域とを有する。第1ウェル領域及びソース領域はFin部に設けられている。電流拡張領域はドリフト領域よりも第1導電型の不純物濃度が高い。
【選択図】図2
特許請求の範囲【請求項１】
第１主面と、前記第１主面の反対側に位置する第２主面とを有し、シリコンよりもバンドギャップが大きいワイドバンドギャップ半導体層と、
前記ワイドバンドギャップ半導体層に設けられた電界効果トランジスタと、を備え、
前記ワイドバンドギャップ半導体層は、第１主面側に突き出たＦｉｎ部を有し、
前記電界効果トランジスタは、
前記ワイドバンドギャップ半導体層に設けられた第１導電型のドリフト領域と、
前記ワイドバンドギャップ半導体層に設けられ、前記ドリフト領域上に位置する第２導電型の第１ウェル領域と、
前記ワイドバンドギャップ半導体層に設けられ、前記第１ウェル領域上に位置する第１導電型のソース領域と、
前記ワイドバンドギャップ半導体層に設けられ、前記第１ウェル領域と前記ドリフト領域との間に位置する第１導電型の電流拡張領域とを有し、
前記第１ウェル領域及び前記ソース領域はＦｉｎ部に設けられており、
前記電流拡張領域は前記ドリフト領域よりも第１導電型の不純物濃度が高い、縦型半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記Ｆｉｎ部は、第１側面と、前記第１側面の反対側に位置する第２側面とを有し、
前記第１側面から前記第２側面に至る方向を幅方向とすると、
前記Ｆｉｎ部の前記幅方向における長さは１００ｎｍ以下である、請求項１に記載の縦型半導体装置。
【請求項３】
前記Ｆｉｎ部の前記幅方向における長さよりも、前記電流拡張領域の前記幅方向における長さの方が長い、請求項２に記載の縦型半導体装置。
【請求項４】
前記電界効果トランジスタは、前記ワイドバンドギャップ半導体層に設けられ、前記電流拡張領域よりも前記第１主面から遠い側に位置する第２導電型の第２ウェル領域、をさらに有する、請求項２又は３に記載の縦型半導体装置。
【請求項５】
前記第２ウェル領域の前記幅方向における長さは、前記Ｆｉｎ部の前記幅方向における長さよりも長い、請求項４に記載の縦型半導体装置。
【請求項６】
前記第１主面の法線方向からの平面視で、前記第２ウェル領域は前記Ｆｉｎ部の両側に位置する、請求項４に記載の縦型半導体装置。
【請求項７】
前記ドリフト領域は、
前記幅方向で隣り合う一方の前記第２ウェル領域と他方の前記第２ウェル領域との間に位置する第１導電型のＪＦＥＴ領域を有し、
前記ＪＦＥＴ領域の前記幅方向における長さは、前記電流拡張領域の前記幅方向における長さよりも短い、請求項４に記載の縦型半導体装置。
【請求項８】
前記電界効果トランジスタは、
前記Ｆｉｎ部の前記第１側面及び前記第２側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記Ｆｉｎ部の前記第１側面及び前記第２側面にそれぞれ隣接するゲート電極と、を有する請求項２又は３に記載の縦型半導体装置。
【請求項９】
前記ワイドバンドギャップ半導体層の前記第１主面側に設けられたトレンチ、をさらに備え、
前記ゲート電極は前記トレンチ内に配置されている、請求項８に記載の縦型半導体装置。
【請求項１０】
前記トレンチは、
第１トレンチと、
前記第１トレンチの内側に位置し、前記第１主面からの深さが前記第１トレンチよりも深い第２トレンチと、を有し、
前記ゲート電極は前記第１トレンチ内と前記第２トレンチ内とに連続して配置されている、請求項９に記載の縦型半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、縦型半導体装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）で構成されるパワー半導体は、ドリフト領域の理想抵抗がシリコン（Ｓｉ）と比べて大幅に小さく、大幅な損失低減が期待される。また、ＦｉｎＦＥＴ（ＦｉｎＦｉｅｌｄＥｆｆｅｃＴｒａｎｓｉｓｔｏｒ）構造を有する縦型ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）が知られている（例えば、非特許文献１参照）。ＦｉｎＦＥＴは、基板に立体的に配置された半導体層の２面以上にチャネルが形成されるＭＯＳＦＥＴである。ＦｉｎＦＥＴ構造を採用することにより、素子の微細化と高密度化が容易となる。
【先行技術文献】
【非特許文献】
【０００３】
Ｆ．Ｕｄｒｅａｅｔ．ａｌ．， ´Ｅｘｐｅｒｉｍｅｎｔａｌｄｅｍｏｎｓｔｒａｔｉｏｎ，ｃｈａｌｌｅｎｇｅｓ，ａｎｄｐｒｏｓｐｅｃｔｓｏｆｔｈｅｖｅｒｔｉｃａｌＳｉＣＦｉｎＦＥＴ´，２０２２ＩＥＥＥ３４ｔｈＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＰｏｗｅｒＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓａｎｄＩＣｓ（ＩＳＰＳＤ）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＦｉｎＦＥＴ構造では、Ｆｉｎ（フィン）と呼ばれる半導体層の幅（以下、Ｆｉｎ幅ともいう）が小さい。このため、ＳｉＣやＧａＮ等の化合物半導体を用いてチャネル部の抵抗を低減しても、ドリフト領域の広がり抵抗が大きくなり易い。デバイス構造全体において、抵抗の低減が望まれている。
【０００５】
本発明はこのような事情に鑑みてなされたものであって、抵抗の低減が可能な縦型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の一態様に係る縦型半導体装置は、第１主面と、前記第１主面の反対側に位置する第２主面とを有し、シリコンよりもバンドギャップが大きいワイドバンドギャップ半導体層と、前記ワイドバンドギャップ半導体層に設けられた電界効果トランジスタと、を備える。前記ワイドバンドギャップ半導体層は、第１主面側に突き出たＦｉｎ部を有する。前記電界効果トランジスタは、前記ワイドバンドギャップ半導体層に設けられた第１導電型のドリフト領域と、前記ワイドバンドギャップ半導体層に設けられ、前記ドリフト領域上に位置する第２導電型の第１ウェル領域と、前記ワイドバンドギャップ半導体層に設けられ、前記第１ウェル領域上に位置する第１導電型のソース領域と、前記ワイドバンドギャップ半導体層に設けられ、前記第１ウェル領域と前記ドリフト領域との間に位置する第１導電型の電流拡張領域とを有する。前記第１ウェル領域及び前記ソース領域はＦｉｎ部に設けられている。前記電流拡張領域は前記ドリフト領域よりも第１導電型の不純物濃度が高い。
【発明の効果】
【０００７】
本発明によれば、抵抗の低減が可能な縦型半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
図１は、本発明の実施形態１に係る縦型半導体装置の構成例を示す平面図である。
図２は、本発明の実施形態１に係る縦型半導体装置の構成例を示す断面図である。
図３は、本発明の実施形態１に係る縦型半導体装置の構成例を示す断面図である。
図４は、本発明の実施形態１に係る縦型半導体装置の構成例を示す断面図である。
図５は、本発明の実施形態１に係る縦型半導体装置の構成例を示す断面図である。
図６Ａは、本発明の実施形態１に係る縦型半導体装置の製造方法を工程順に示す断面図である。
図６Ｂは、本発明の実施形態１に係る縦型半導体装置の製造方法を工程順に示す断面図である。
図６Ｃは、本発明の実施形態１に係る縦型半導体装置の製造方法を工程順に示す断面図である。
図６Ｄは、本発明の実施形態１に係る縦型半導体装置の製造方法を工程順に示す断面図である。
図６Ｅは、本発明の実施形態１に係る縦型半導体装置の製造方法を工程順に示す断面図である。
図６Ｆは、本発明の実施形態１に係る縦型半導体装置の製造方法を工程順に示す断面図である。
図６Ｇは、本発明の実施形態１に係る縦型半導体装置の製造方法を工程順に示す断面図である。
図７は、本発明の実施形態２に係る縦型半導体装置の構成例を示す断面図である。
図８は、本発明の実施形態３に係る縦型半導体装置の構成例を示す断面図である。
【発明を実施するための形態】
【０００９】
以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１０】
以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、ＧａＮ基板１０の表面１０ａに平行な方向である。Ｘ軸方向及びＹ軸方向を水平方向ともいう。Ｚ軸方向は、ＧａＮ基板１０の表面１０ａの法線方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
（【００１１】以降は省略されています）

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