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公開番号2024039276
公報種別公開特許公報(A)
公開日2024-03-22
出願番号2022143706
出願日2022-09-09
発明の名称半導体装置、および、半導体装置の製造方法
出願人三菱電機株式会社
代理人個人,個人
主分類H01L 29/739 20060101AFI20240314BHJP(基本的電気素子)
要約【課題】飽和電流の増加を抑制する。
【解決手段】半導体装置は、第1の不純物層の上面から第1の半導体層内に達して設けられる第1のトレンチと、第2の不純物層の上面から第1の半導体層の下面よりも下方に達して設けられる第2のトレンチと、第1の不純物層の表層に設けられ、平面視で第1のトレンチと第3の不純物層とに挟まれて配置される、第1の導電型の第2の半導体層と、第2の不純物層の表層に設けられ、平面視で第2のトレンチと第3の不純物層とに挟まれて配置される、第1の導電型の第3の半導体層とを備える。
【選択図】図1
特許請求の範囲【請求項１】
第１の導電型の半導体基板と、
前記半導体基板の表層に設けられる、第１の導電型の第１の半導体層と、
前記第１の半導体層の表層に互いに選択的に設けられる、第２の導電型の第１の不純物層および第２の導電型の第２の不純物層と、
前記第１の不純物層の上面から前記第１の半導体層内に達して設けられる第１のトレンチと、
前記第２の不純物層の上面から前記第１の半導体層の下面よりも下方に達して設けられる少なくとも１つの第２のトレンチと、
前記第１のトレンチ内において、酸化膜に囲まれて埋め込まれる第１の電極層と、
前記第２のトレンチ内において、酸化膜に囲まれて埋め込まれる第２の電極層と、
前記第１の電極層に接続される第１のゲート電極と、
前記第２の電極層に接続される第２のゲート電極と、
前記第１の不純物層の表層および前記第２の不純物層の表層に跨って設けられる、第２の導電型の第３の不純物層と、
前記第１の不純物層の表層に設けられ、かつ、平面視で前記第１のトレンチと前記第３の不純物層とに挟まれて配置される、第１の導電型の第２の半導体層と、
前記第２の不純物層の表層に設けられ、かつ、平面視で前記第２のトレンチと前記第３の不純物層とに挟まれて配置される、第１の導電型の第３の半導体層とを備え、
前記第１の半導体層の不純物濃度が、前記半導体基板の不純物濃度よりも高く、
前記第２の不純物層の不純物濃度が、前記第１の不純物層の不純物濃度よりも高く、
前記第３の不純物層の不純物濃度が、前記第２の不純物層の不純物濃度よりも高い、
半導体装置。
続きを表示（約 2,000 文字）【請求項２】
第１の導電型の半導体基板と、
前記半導体基板の表層に互いに選択的に設けられる、第１の導電型の第１の半導体層および第１の導電型の第２の半導体層と、
前記第１の半導体層の表層に設けられる、第２の導電型の第１の不純物層と、
前記第２の半導体層の表層に設けられる、第２の導電型の第２の不純物層と、
前記第１の不純物層の上面から前記第１の半導体層内に達して設けられる第１のトレンチと、
前記第２の不純物層の上面から前記第２の半導体層の下面よりも下方に達して設けられる少なくとも１つの第２のトレンチと、
前記第１のトレンチ内において、酸化膜に囲まれて埋め込まれる第１の電極層と、
前記第２のトレンチ内において、酸化膜に囲まれて埋め込まれる第２の電極層と、
前記第１の電極層に接続される第１のゲート電極と、
前記第２の電極層に接続される第２のゲート電極と、
前記第１の不純物層の表層および前記第２の不純物層の表層に跨って設けられる、第２の導電型の第３の不純物層と、
前記第１の不純物層の表層に設けられ、かつ、平面視で前記第１のトレンチと前記第３の不純物層とに挟まれて配置される、第１の導電型の第３の半導体層と、
前記第２の不純物層の表層に設けられ、かつ、平面視で前記第２のトレンチと前記第３の不純物層とに挟まれて配置される、第１の導電型の第４の半導体層とを備え、
前記第１の半導体層の不純物濃度が、前記半導体基板の不純物濃度よりも高く、
前記第２の半導体層の不純物濃度が、前記第１の半導体層の不純物濃度よりも高く、
前記第２の不純物層の不純物濃度が、前記第１の不純物層の不純物濃度よりも高く、
前記第３の不純物層の不純物濃度が、前記第２の不純物層の不純物濃度よりも高い、
半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であり、
前記第１のゲート電極および前記第２のゲート電極に接続され、かつ、前記第１のゲート電極の電圧信号のターンオフタイミングが、前記第２のゲート電極の電圧信号のターンオフタイミングよりも遅くなるように制御する制御部をさらに備える、
半導体装置。
【請求項４】
請求項１または２に記載の半導体装置であり、
前記第１の不純物層が、前記第１のトレンチが平面視で延びる方向に沿って設けられ、
前記第２の不純物層が、前記第２のトレンチが平面視で延びる方向に沿って設けられる、
半導体装置。
【請求項５】
請求項１または２に記載の半導体装置であり、
前記第１の不純物層および前記第２の不純物層がそれぞれ、平面視で前記第１のトレンチと前記第２のトレンチとに跨って設けられる、
半導体装置。
【請求項６】
請求項１に記載の半導体装置であり、
前記半導体基板の上面から前記第１の半導体層の下面よりも下方に達して設けられる少なくとも１つの第３のトレンチと、
前記第３のトレンチ内において、酸化膜に囲まれて埋め込まれる第３の電極層と、
前記第３の電極層に接続されるエミッタ電極とをさらに備え、
前記第３のトレンチが、前記第１のトレンチとは反対側で前記第２のトレンチと隣り合う、
半導体装置。
【請求項７】
請求項２に記載の半導体装置であり、
前記半導体基板の上面から前記第２の半導体層の下面よりも下方に達して設けられる少なくとも１つの第３のトレンチと、
前記第３のトレンチ内において、酸化膜に囲まれて埋め込まれる第３の電極層と、
前記第３の電極層に接続されるエミッタ電極とをさらに備え、
前記第３のトレンチが、前記第１のトレンチとは反対側で前記第２のトレンチと隣り合う、
半導体装置。
【請求項８】
請求項６または７に記載の半導体装置であり、
前記第２のトレンチの幅が、前記第１のトレンチの幅よりも広く、
前記第３のトレンチの幅が、前記第１のトレンチの幅よりも広い、
半導体装置。
【請求項９】
請求項６または７に記載の半導体装置であり、
前記第３のトレンチの底面の深さが、前記第２のトレンチの底面の深さと等しい、
半導体装置。
【請求項１０】
請求項６または７に記載の半導体装置であり、
前記第２のトレンチを複数備え、
前記第３のトレンチを複数備え、
隣り合う前記第２のトレンチ同士の間の間隔、隣り合う前記第３のトレンチ同士の間の間隔、または、隣り合う前記第２のトレンチと前記第３のトレンチとの間の間隔が、１５μｍよりも狭い、
半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本願明細書に開示される技術は、半導体技術に関するものである。
続きを表示（約 1,100 文字）【背景技術】
【０００２】
たとえば特許文献１に示されるような半導体装置、具体的には、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄｇａｔｅｂｉｐｏｌａｒｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）は、Ｎ－型半導体の基板の上面に、周期的に形成されたトレンチ構造（具体的には、浅いゲートトレンチ）を有する。当該ゲートトレンチの側面および底面には、酸化膜層が形成され、さらに、酸化膜層に囲まれて、たとえばポリシリコンである埋め込み層が設けられる。当該ゲートトレンチ内の埋め込み層は、ゲート電極と接続される。
【０００３】
また、上記のＩＧＢＴは、上記のゲートトレンチと隣り合い、かつ、基板の上面に周期的に形成された他のトレンチ構造（具体的には、深いゲートトレンチ）を有する。当該ゲートトレンチの側面および底面には、酸化膜層が形成され、さらに、酸化膜層に囲まれて埋め込み層が設けられる。また、当該ゲートトレンチ内の埋め込み層は、他のゲート電極と接続される。
【０００４】
また、上記のＩＧＢＴは、ゲートトレンチとは反対側で他のゲートトレンチと隣り合い、かつ、基板の上面に形成された１つ以上のトレンチ構造（具体的には、深いダミートレンチ）を有する。ダミートレンチの側面および底面には、酸化膜層が形成され、さらに、酸化膜層に囲まれて埋め込み層が設けられる。ダミートレンチ内の埋め込み層は、エミッタ電極と接続される。
【０００５】
一方で、ゲートトレンチと他のゲートトレンチとの間の基板の表層にはＮ型層が形成される。また、Ｎ型層の表層には、Ｐ型層が形成される。さらに、Ｐ型層の表層には、Ｎ＋型エミッタ層とＰ＋型エミッタ層とが選択的に形成される。
【０００６】
Ｎ型層は、基板と、ゲートトレンチの酸化膜層と、他のゲートトレンチの酸化膜層と接触する。
【０００７】
Ｐ型層は、Ｐ＋型エミッタ層と、Ｎ型層と、ゲートトレンチの酸化膜層と、他のゲートトレンチの酸化膜層と接触する。
【０００８】
Ｎ＋型エミッタ層は、Ｐ型層と、ゲートトレンチの酸化膜層と、他のゲートトレンチの酸化膜層と接触する。
【先行技術文献】
【特許文献】
【０００９】
特開２０１９－１８６３１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記のようなＩＧＢＴのオン動作時には、ゲート電極と他のゲート電極とが同時にオンとなり、ゲートトレンチと他のゲートトレンチとから電子が基板に注入される。よって、ＩＧＢＴの飽和電流が高くなり、短絡動作可能な最大短絡パルス幅が短くなってしまう。
（【００１１】以降は省略されています）

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