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公開番号2024174646
公報種別公開特許公報(A)
公開日2024-12-17
出願番号2023092580
出願日2023-06-05
発明の名称半導体装置及び半導体装置の製造方法
出願人ローム株式会社
代理人個人,個人
主分類H01L 21/3205 20060101AFI20241210BHJP(基本的電気素子)
要約【課題】トレンチ内のシームを低減できる半導体装置を提供する。
【解決手段】
半導体装置100は、デバイスを囲むトレンチ200を含む半導体基板1と、トレンチ200の内面を覆う絶縁膜2と、トレンチ200内に設けられた導電領域とを備えている。トレンチ200は、トレンチ200の底面側に位置する第1トレンチ201と、トレンチ200の表面側に位置し、第1トレンチ201に連続し、深さ方向に沿って幅が狭くなる第2トレンチ202とを備え、第2トレンチ202の単位深さ当たりの幅の減少量は、第1トレンチ201の単位深さ当たりの幅の減少量よりも大きい。
【選択図】図4
特許請求の範囲【請求項１】
デバイスを囲むトレンチを含む半導体基板と、
前記トレンチの内面を覆う絶縁膜と、
前記トレンチ内に設けられた導電領域と、
を備え、
前記トレンチは、
前記トレンチの底面側に位置する第１トレンチと、
前記トレンチの表面側に位置し、前記第１トレンチに連続し、深さ方向に沿って幅が狭くなる第２トレンチと、
を備え、
前記第２トレンチの単位深さ当たりの幅の減少量は、前記第１トレンチの単位深さ当たりの幅の減少量よりも大きい、半導体装置。
続きを表示（約 1,400 文字）【請求項２】
前記半導体基板は、
下地基板と、
前記下地基板上に形成されたエピタキシャル結晶領域と、
を備え、
前記第１トレンチは、前記下地基板と前記エピタキシャル結晶領域との間の界面を貫通している、
請求項１に記載の半導体装置。
【請求項３】
前記導電領域は、
前記第１トレンチ及び前記第２トレンチ内に埋め込まれた第１材料領域と、
前記第１材料領域の内側に埋め込まれ、前記第１材料領域とは異なるエッチング特性を有する第２材料領域と、
を備える、
請求項１に記載の半導体装置。
【請求項４】
前記第１材料領域は、不純物が添加されたポリシリコンを含み、
前記第２材料領域は、前記第１材料領域の不純物濃度よりも、低い不純物濃度を有するポリシリコンを含む、
請求項３に記載の半導体装置。
【請求項５】
前記第１材料領域の第１不純物濃度Ｃ
１
及び前記第２材料領域の第２不純物濃度Ｃ
２
は、以下の関係、
１×１０
１８
ｃｍ
－３
≦Ｃ
１
≦１×１０
２２
ｃｍ
－３
、
１×１０
１５
ｃｍ
－３
≦Ｃ
２
≦１×１０
１８
ｃｍ
－３
、
を満たす、
請求項４に記載の半導体装置。
【請求項６】
前記第２材料領域は、前記トレンチの底面に向かうほど狭くなる幅を有する領域を備えている、
請求項３に記載の半導体装置。
【請求項７】
前記第２トレンチの最大幅を与える前記第２トレンチの外側端及び内側端に関して、前記外側端の位置を第１位置とし、前記内側端の位置を第２位置とし、前記トレンチの幅方向に隣接する第１凹部及び第２凹部を備え、
前記第１位置の上方には、前記第１凹部内の第１絶縁領域が位置し、
前記第２位置の上方には、前記第２凹部内の第２絶縁領域が位置する、
請求項１に記載の半導体装置。
【請求項８】
前記半導体基板は、
下地基板と、
前記下地基板上に形成されたエピタキシャル結晶領域と、
備え、
前記第２トレンチの最大幅を与える前記第２トレンチの外側端及び内側端に関して、前記外側端の位置を第１位置とし、前記内側端の位置を第２位置とし、前記トレンチの幅方向に隣接する第１凹部及び第２凹部を備え、
前記第１位置の上方には、前記第１凹部内の第１絶縁領域が位置し、
前記第１凹部の深さは、前記エピタキシャル結晶領域の深さよりも小さい、
請求項１に記載の半導体装置。
【請求項９】
前記第２位置の上方には、前記第２凹部内の第２絶縁領域が位置し、
前記第２凹部の深さは、前記エピタキシャル結晶領域の深さよりも小さい、
請求項８に記載の半導体装置。
【請求項１０】
前記第１凹部の深さは、１００ｎｍ以上である、
請求項７に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置及び半導体装置の製造方法に関する。
続きを表示（約 3,800 文字）【背景技術】
【０００２】
特許文献１は、トレンチを備えた半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－３２３３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示の一実施形態は、トレンチ内のシームを低減できる半導体装置及び半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本開示の一実施形態は、デバイスを囲むトレンチを含む半導体基板と、トレンチの内面を覆う絶縁膜と、トレンチ内に設けられた導電領域と、を備え、トレンチは、トレンチの底面側に位置する第１トレンチと、トレンチの表面側に位置し、第１トレンチに連続し、深さ方向に沿って幅が狭くなる第２トレンチと、を備え、第２トレンチの単位深さ当たりの幅の減少量は、第１トレンチの単位深さ当たりの幅の減少量よりも大きい半導体装置を提供する。
【０００６】
本開示の一実施形態は、半導体基板上に設けられたマスクの開口を介して、半導体基板をエッチングし、この開口の直下、及び、この開口の幅方向の両端位置よりも外側の領域の直下に、空間を形成する工程と、上記開口を介して半導体基板をドライエッチングし、上記空間に連続するトレンチを形成する工程と、上記空間及びトレンチの露出表面上に、絶縁膜を形成する工程と、上記開口を介して、トレンチ内に、第１導電体材料を供給し、第１導電領域を形成すると共に、上記空間内に、第１導電体材料を供給し、シームを有する第２導電領域を形成し、第１導電領域及び第２導電領域を含む第１材料領域を形成する工程と、上記開口を介して、上記第２導電領域内のシームに到達するまで、第２導電領域をエッチングする工程と、上記開口を介してシーム内に第２導電体材料を供給し、シーム内に第２材料領域を形成する工程とを備える半導体装置の製造方法を提供する。
【発明の効果】
【０００７】
本開示の一実施形態は、トレンチ内のシームを低減できる半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
図１は、半導体装置の平面図である。
図２は、図１に示したトレンチ構造を含むデバイス領域の拡大図である。
図３は、図２に示したデバイス領域のＩＩＩ－ＩＩＩ線縦断面図である。
図４は、トレンチ構造を含む第１半導体装置の縦断面図である。
図５は、図４に示した第１領域Ｓ１の拡大図である。
図６は、第１半導体装置の製造方法を説明するための図である（図６（Ａ）、図６（Ｂ）、図６（Ｃ）、図６（Ｄ）、図６（Ｅ）、図６（Ｆ）、図６（Ｇ）、図６（Ｈ））。
図７は、第１半導体装置の製造方法を説明するための図である（図７（Ａ）、図７（Ｂ）、図７（Ｃ）、図７（Ｄ）、図７（Ｅ）、図７（Ｆ）、図７（Ｇ））。
図８は、第１半導体装置の製造方法を説明するための図である（図８（Ａ）、図８（Ｂ）、図８（Ｃ）、図８（Ｄ）、図８（Ｅ）、図８（Ｆ）、図８（Ｇ）、図８（Ｈ））。
図９は、第１半導体装置の製造方法を説明するための図である（図９（Ａ）、図９（Ｂ））。
図１０は、ＳＴＩ構造を備えないトレンチ構造を含む第１半導体装置の縦断面図である。
図１１は、トレンチ構造を含む第２半導体装置の縦断面図である。
図１２は、図１１に示した第２領域Ｓ２の拡大図である。
図１３は、第２半導体装置の製造方法を説明するための図である（図１３（Ａ）、図１３（Ｂ）、図１３（Ｃ）、図１３（Ｄ）、図１３（Ｅ）、図１３（Ｆ）、図１３（Ｇ）、図１３（Ｈ））。
図１４は、第２半導体装置の製造方法を説明するための図である（図１４（Ａ）、図１４（Ｂ）、図１４（Ｃ）、図１４（Ｄ）、図１４（Ｅ）、図１４（Ｆ）、図１４（Ｇ））。
図１５は、第２半導体装置の製造方法を説明するための図である（図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）、図１５（Ｄ）、図１５（Ｅ）、図１５（Ｆ）、図１５（Ｇ）、図１５（Ｈ））。
図１６は、第２半導体装置の製造方法を説明するための図である（図１６（Ａ）、図１６（Ｂ））。
図１７は、ＳＴＩ構造を備えないトレンチ構造を含む第２半導体装置の縦断面図である。
図１８は、トレンチ構造を含む第３半導体装置の縦断面図である。
図１９は、図１８に示した第３領域Ｓ３の拡大図である。
図２０は、第３半導体装置の製造方法を説明するための図である（図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）、図２０（Ｄ）、図２０（Ｅ）、図２０（Ｆ）、図２０（Ｇ）、図２０（Ｈ））。
図２１は、第３半導体装置の製造方法を説明するための図である（図２１（Ａ）、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）、図２１（Ｅ）、図２１（Ｆ））。
図２２は、第３半導体装置の製造方法を説明するための図である（図２２（Ａ）、図２２（Ｂ）、図２２（Ｃ）、図２２（Ｄ）、図２２（Ｅ）、図２２（Ｆ）、図２２（Ｇ）、図２２（Ｈ））。
図２３は、第３半導体装置の製造方法を説明するための図である（図２３（Ａ）、図２３（Ｂ））。
図２４は、ＳＴＩ構造を備えないトレンチ構造を含む第３半導体装置の縦断面図である。
図２５は、トレンチ構造を含む第４半導体装置の縦断面図である。
図２６は、図２５に示した第４領域Ｓ４の拡大図である。
図２７は、第４半導体装置の製造方法を説明するための図である（図２７（Ａ）、図２７（Ｂ）、図２７（Ｃ）、図２７（Ｄ）、図２７（Ｅ）、図２７（Ｆ）、図２７（Ｇ）、図２７（Ｈ））。
図２８は、第４半導体装置の製造方法を説明するための図である（図２８（Ａ）、図２８（Ｂ）、図２８（Ｃ）、図２８（Ｄ）、図２８（Ｅ）、図２８（Ｆ））。
図２９は、第４半導体装置の製造方法を説明するための図である（図２９（Ａ）、図２９（Ｂ）、図２９（Ｃ）、図２９（Ｄ）、図２９（Ｅ）、図２９（Ｆ）、図２９（Ｇ）、図２９（Ｈ））。
図３０は、第４半導体装置の製造方法を説明するための図である（図３０（Ａ）、図３０（Ｂ）、図３０（Ｃ）、図３０（Ｄ）、図３０（Ｅ））。
図３１は、ＳＴＩ構造を備えないトレンチ構造を含む第４半導体装置の縦断面図である。
図３２は、トレンチ構造を含む第５半導体装置の縦断面図である。
図３３は、図３２に示した第５領域Ｓ５の拡大図である。
図３４は、第５半導体装置の製造方法を説明するための図である（図３４（Ａ）、図３４（Ｂ）、図３４（Ｃ）、図３４（Ｄ）、図３４（Ｅ）、図３４（Ｆ）、図３４（Ｇ）、図３４（Ｈ））。
図３５は、第５半導体装置の製造方法を説明するための図である（図３５（Ａ）、図３５（Ｂ）、図３５（Ｃ）、図３５（Ｄ）、図３５（Ｅ）、図３５（Ｆ））。
図３６は、第５半導体装置の製造方法を説明するための図である（図３６（Ａ）、図３６（Ｂ）、図３６（Ｃ）、図３６（Ｄ）、図３６（Ｅ）、図３６（Ｆ）、図３６（Ｇ）、図３６（Ｈ））。
図３７は、第５半導体装置の製造方法を説明するための図である（図３７（Ａ）、図３７（Ｂ））。
図３８は、ＳＴＩ構造を備えないトレンチ構造を含む第５半導体装置の縦断面図である。
図３９は、トレンチ構造を含む第６半導体装置の縦断面図である。
図４０は、図３９に示した第６領域Ｓ６の拡大図である。
図４１は、第６半導体装置の製造方法を説明するための図である（図４１（Ａ）、図４１（Ｂ）、図４１（Ｃ）、図４１（Ｄ）、図４１（Ｅ）、図４１（Ｆ）、図４１（Ｇ）、図４１（Ｈ））。
図４２は、第６半導体装置の製造方法を説明するための図である（図４２（Ａ）、図４２（Ｂ）、図４２（Ｃ）、図４２（Ｄ）、図４２（Ｅ）、図４２（Ｆ））。
図４３は、第６半導体装置の製造方法を説明するための図である（図４３（Ａ）、図４３（Ｂ）、図４３（Ｃ）、図４３（Ｄ）、図４３（Ｅ）、図４３（Ｆ）、図４３（Ｇ）、図４３（Ｈ））。
図４４は、第６半導体装置の製造方法を説明するための図である（図４４（Ａ）、図４４（Ｂ））。
図４５は、ＳＴＩ構造を備えないトレンチ構造を含む第６半導体装置の縦断面図である。
図４６は、図３に示した第１端部領域Ｒ１及び第２端部領域Ｒ２の拡大図である（図４６（Ａ）、図４６（Ｂ）、図４６（Ｃ））。
図４７は、図３に示した界面領域Ｒ３の拡大図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して種々の例示的実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附することとし、重複する説明は省略する。
【００１０】
まず、半導体装置の基本構造について説明する。
（【００１１】以降は省略されています）

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