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公開番号2024167041
公報種別公開特許公報(A)
公開日2024-11-29
出願番号2024000726
出願日2024-01-05
発明の名称ダイスタックアップ及び接続プラットフォームを有する半導体デバイスパッケージ
出願人サンディスクテクノロジーズインコーポレイテッド
代理人個人
主分類H01L 25/07 20060101AFI20241122BHJP(基本的電気素子)
要約【課題】積層されたダイとの間で伝送される電気信号のノイズを低減し、かつ、電気的短絡のリスクを低減する半導体デバイスパッケージを提供する。
【解決手段】半導体デバイスパッケージ100は、基板102と、基板上に位置付けられた、半導体ダイ104a～104lを含む半導体ダイのスタック104と、を含む。プラットフォーム106、108は、半導体ダイのスタックがそれらの間に位置付けられるように、基板上に位置付けられている。複数の貫通ビア112は、基板に電気的に接続され、夫々のプラットフォームを貫通して延在する。複数のボンドワイヤ116は夫々、貫通ビア及び基板ボンドパッド118を夫々を各半導体ダイに電気的に接続する。貫通ビアは、ボンドワイヤの必要とされる長さを低減し、それによって信号ノイズを低減し、プラットフォームは、ボンドワイヤを互いに垂直方向に離間させて電気的短絡回路を防止する。
【選択図】図1A
特許請求の範囲【請求項１】
半導体デバイスパッケージであって、
基板と、
前記基板上に位置付けられ、第１の半導体ダイ及び第２の半導体ダイを含む半導体ダイのスタックと、
前記基板上に位置付けられた第１のプラットフォームと、
前記基板上で前記第１のプラットフォームの反対側に位置付けられた第２のプラットフォームであって、前記半導体ダイのスタックが前記第１のプラットフォームと前記第２のプラットフォームとの間に位置付けられている、第２のプラットフォームと、
前記基板に電気的に接続され、前記第１のプラットフォームを貫通して延在する第１の貫通ビアと、
前記基板に電気的に接続され、前記第２のプラットフォームを貫通して延在する第２の貫通ビアと、
前記第１の貫通ビアを前記第１の半導体ダイに電気的に接続する第１のボンドワイヤと、
前記第２の貫通ビアを前記第２の半導体ダイに電気的に接続する第２のボンドワイヤと、を含む、半導体デバイスパッケージ。
続きを表示（約 1,100 文字）【請求項２】
前記第１のプラットフォームが、第１の段差面と、前記第１の段差面から垂直方向にオフセットされた第２の段差面と、前記第１の段差面に露出し、前記第１の貫通ビアに電気的に接続された第１のボンドパッドと、を含み、
前記第１の貫通ビアが、前記第１のボンドパッドから前記基板まで前記第１のプラットフォームを貫通して延在する、請求項１に記載の半導体デバイスパッケージ。
【請求項３】
前記第１のプラットフォームが、前記第２の段差面に露出した第２のボンドパッドと、前記基板及び前記第２のボンドパッドに電気的に接続された第３の貫通ビアと、を含み、
前記第３の貫通ビアが、前記第２のボンドパッドから前記基板まで前記第１のプラットフォームを貫通して延在する、請求項２に記載の半導体デバイスパッケージ。
【請求項４】
前記半導体ダイのスタックに含まれる第３の半導体ダイであって、前記第１及び第２の半導体ダイの上方に位置付けられている、第３の半導体ダイと、
前記第３の半導体ダイを前記第３の貫通ビアに電気的に接続する第３のボンドワイヤと、を更に含む、請求項３に記載の半導体デバイスパッケージ。
【請求項５】
前記第３のボンドワイヤの少なくとも一部が、前記第１のボンドワイヤの垂直上方に位置付けられ、前記第１のボンドワイヤに直接接触しない、請求項４に記載の半導体デバイスパッケージ。
【請求項６】
前記第１及び第２のプラットフォームが、互いに積み重ねられた一連のセクションを含み、各セクションは、導電層及び誘電層を含む、請求項１に記載の半導体デバイスパッケージ。
【請求項７】
前記第１のプラットフォームの表面に露出したボンドパッドであって、前記第１のボンドワイヤが前記ボンドパッドに電気的に接続されている、ボンドパッドと、
前記ボンドパッド及び前記基板に電気的に接続された２つ以上の貫通ビアと、
を更に含む、請求項１に記載の半導体デバイスパッケージ。
【請求項８】
前記第１のプラットフォームが、前記第２のプラットフォームよりも大きい全高を有する、請求項１に記載の半導体デバイスパッケージ。
【請求項９】
前記第１のプラットフォーム及び第２のプラットフォームが、前記基板と同じ材料から構成されている、請求項１に記載の半導体デバイスパッケージ。
【請求項１０】
前記半導体ダイのスタックがメモリダイを含む、請求項１に記載の半導体デバイスパッケージ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、２０２３年５月１９日に出願された「ＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅＰａｃｋａｇｅｗｉｔｈＤｉｅＳｔａｃｋｕｐａｎｄＣｏｎｎｅｃｔｉｏｎＰｌａｔｆｏｒｍ」と題する米国特許仮出願第６３／５０３，３８１号の利益を主張し、その全体が参照により本明細書に組み込まれる。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
本開示は、概して、ダイのスタックを有する半導体デバイスパッケージに関し、より詳細には、ダイスタックアップと、電気信号をダイスタックアップにルーティングするためのプラットフォームとを含む半導体デバイスパッケージに関する。
【０００３】
半導体パッケージは、複数の積層されたダイを含み得る。例えば、半導体メモリパッケージは、基板上に一緒にパッケージ化され、成形コンパウンド内に封入された、複数の半導体メモリダイ及びコントローラを含み得る。メモリダイは積層され得、スタック内のメモリダイは、それぞれの複数のボンドワイヤで基板に電気的に結合されている。ダイスタックは、中央積層方式で互いに上に配置された複数の異なるサブスタックを含み得る。基板は、ボンドワイヤとコントローラとの間で、及び外部接続に、電気信号（例えば、電力、接地、入力／出力（ＩＯ）信号）をルーティングする通信ライン又はトレースを含む。従来、基板に直接接続された連続ボンドワイヤは、ダイスタックに含まれる各メモリダイに電力信号及び接地信号を伝送する。しかしながら、ボンドワイヤの長さが増加するにつれて、メモリダイとの間で伝送される、一般にノイズと呼ばれる、電気信号の望ましくない外乱も同様に増加する。加えて、ボンドワイヤの長さが増加するにつれてインダクタンスが増加し、その結果、電気信号の電圧降下が生じる。更に、メモリダイ上の隣接するボンドパッド間のピッチが減少するにつれて、ボンドワイヤが互いに接触することによる電気的短絡が発生するリスクも増加する。したがって、積層されたダイとの間で伝送される電気信号のノイズを低減し、かつ電気的短絡のリスクを低減するように構成された半導体デバイスパッケージを提供する必要がある。
【発明の概要】
【０００４】
一実施形態では、基板と、基板上に位置付けられ、第１の半導体ダイ及び第２の半導体ダイを含む半導体ダイのスタックと、基板上に位置付けられた第１のプラットフォームと、基板上で第１のプラットフォームの反対側に位置付けられた第２のプラットフォームであって、半導体ダイのスタックが第１のプラットフォームと第２のプラットフォームとの間に位置付けられている、第２のプラットフォームと、基板に電気的に接続され、第１のプラットフォームを貫通して延在する第１の貫通ビアと、基板に電気的に接続され、第２のプラットフォームを貫通して延在する第２の貫通ビアと、第１の貫通ビアを第１の半導体ダイに電気的に接続する第１のボンドワイヤ、第２の貫通ビアを第２の半導体ダイに電気的に接続する第２のボンドワイヤと、を含む、半導体デバイスパッケージがある。
【０００５】
いくつかの実施形態では、第１のプラットフォームは、第１の段差面と、第１の段差面から垂直方向にオフセットされた第２の段差面と、第１の段差面に露出し、第１の貫通ビアに電気的に接続された第１のボンドパッドとを含み、第１の貫通ビアは、第１のボンドパッドから基板まで第１のプラットフォームを貫通して延在する。いくつかの実施形態では、第１のプラットフォームは、第２の段差面に露出した第２のボンドパッドと、基板及び第２のボンドパッドに電気的に接続された第３の貫通ビアとを含み、第３の貫通ビアは、第２のボンドパッドから基板まで第１のプラットフォームを貫通して延在する。いくつかの実施形態では、半導体デバイスパッケージは、半導体ダイのスタックに含まれる第３の半導体ダイであって、第１及び第２の半導体ダイの上方に位置付けられている、第３の半導体ダイと、第３の半導体ダイを第３の貫通ビアに電気的に接続する第３のボンドワイヤとを更に含む。
【０００６】
いくつかの実施形態では、第３のボンドワイヤの少なくとも一部は、第１のボンドワイヤの垂直上方に位置付けられ、第１のボンドワイヤに直接接触しない。いくつかの実施形態では、第１及び第２のプラットフォームは、互いに積み重ねられた一連のセクションを含み、各セクションは、導電層及び誘電層を含む。いくつかの実施形態では、半導体デバイスパッケージは、第１のプラットフォームの表面に露出したボンドパッドであって、第１のボンドワイヤがボンドパッドに電気的に接続されている、ボンドパッドと、ボンドパッド及び基板に電気的に接続された２つ以上の貫通ビアとを更に含む。いくつかの実施形態では、第１のプラットフォームは、第２のプラットフォームよりも大きい全高を有する。
【０００７】
いくつかの実施形態では、第１のプラットフォーム及び第２のプラットフォームは、基板と同じ材料から構成されている。いくつかの実施形態では、半導体ダイのスタックはメモリダイを含む。いくつかの実施形態では、半導体デバイスパッケージは、基板に電気的に接続され、半導体ダイのスタックと第１のプラットフォームとの間に位置付けられた基板ボンドパッドと、基板ボンドパッドを半導体ダイのスタックに含まれる最下部の半導体ダイに電気的に接続するボンドワイヤとを更に含む。いくつかの実施形態では、第１のボンドワイヤは、第１の半導体ダイ及び第１の半導体ダイに隣接する別の半導体ダイに電気的に接続されている。いくつかの実施形態では、第１のボンドワイヤは、第１の半導体ダイ及び少なくとも２つの隣接する半導体ダイに電気的に接続されている。
【０００８】
別の実施形態では、上面及び上面に露出したボンドパッドを含む基板と、基板の上面に位置付けられた半導体ダイのスタックと、基板の上面に位置付けられた第１のプラットフォームであって、基板に電気的に接続され、第１のプラットフォームを貫通して延在する複数の貫通ビアを含む、第１のプラットフォームと、第２のプラットフォームであって、半導体ダイのスタックが第１のプラットフォームと第２のプラットフォームとの間に位置付けられるように基板の上面上で第１のプラットフォームの反対側に位置付けられており、基板に電気的に接続され、第２のプラットフォームを貫通して延在する複数の貫通ビアを含む、第２のプラットフォームと、スタックの第１の半導体ダイを第１のプラットフォームの少なくとも１つの貫通ビアに接続する第１のボンドワイヤ、及びスタックの第２の半導体ダイを第２のプラットフォームの少なくとも１つの貫通ビアに接続する第２のボンドワイヤとを含む、半導体デバイスパッケージがある。
【０００９】
いくつかの実施形態では、第１のプラットフォームは、互いに垂直方向にオフセットされた少なくとも２つの段差面を含み、段差面の各々は、第１のプラットフォームの複数の貫通ビアのうちの１つ以上に電気的に接続されたボンドパッドを含む。いくつかの実施形態では、ボンドパッドのうちの少なくとも１つは、第１のプラットフォームの複数の貫通ビアのうちの２つ以上に接続されている。いくつかの実施形態では、第１及び第２のプラットフォームは、互いに積み重ねられた一連のセクションを含み、各セクションは、導電層及び誘電層を含む。いくつかの実施形態では、複数の貫通ビアの各貫通ビアは、約１０ミクロンの直径を有する。いくつかの実施形態では、第１のプラットフォーム及び第２のプラットフォームは、基板と同じ材料から構成されている。
【００１０】
別の実施形態では、基板手段であって、基板手段に結合された電気部品間の電気的相互接続を提供するための基板手段と、基板手段から離間された隆起電気接点の第１のセットを提供するための第１のプラットフォーム手段であって、隆起電気接点の第１のセットを基板手段に電気的に接続するために第１のプラットフォーム手段を貫通して延在する第１の導電手段を含む、第１のプラットフォーム手段と、基板手段から離間された隆起電気接点の第２のセットを提供する第２のプラットフォーム手段であって、隆起接点の第２のセットを基板手段に電気的に接続するために第２のプラットフォーム手段を貫通して延在する第２の導電手段を含む、第２のプラットフォーム手段と、それぞれがある量のデータを記憶するための記憶手段のスタックであって、基板手段上で第１のプラットフォーム手段と第２のプラットフォーム手段との間に位置付けられ、隆起電気接点の第１のセットに電気的に接続された第１の記憶手段、及び隆起電気接点の第２のセットに電気的に接続された第２の記憶手段を含む、記憶手段のスタックとを含む、半導体デバイスパッケージがある。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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