特許ウォッチ

公開番号2024166823
公報種別公開特許公報(A)
公開日2024-11-29
出願番号2023083195
出願日2023-05-19
発明の名称半導体装置
出願人住友電気工業株式会社
代理人弁理士法人片山特許事務所
主分類H03F 3/195 20060101AFI20241122BHJP(基本電子回路)
要約【課題】信号の干渉を抑制し小型化可能な半導体装置を提供する。
【解決手段】半導体装置102は、アンプ50aが出力した第1高周波信号を出力する出力パッド23aを有する半導体チップ22a、第1高周波信号が入力するアンプ51aを有する半導体チップ26a、アンプ50bが出力した第2高周波信号を出力する出力パッド23bを有する半導体チップ22b、第2高周波信号が入力するアンプ51bを有する半導体チップ26b、X方向において半導体チップ22aと22b、26aと26bに挟まれ、アンプ50aと51aに接続された整合回路52a、アンプ50bと51bに接続された整合回路52b及び出力パッド23aに接続された入力パッド11aと出力パッド23bに接続された入力パッド11bとを備える受動素子チップ10を備える。X方向に交差するY方向における入力パッド11aと11bとの距離は、出力パッド23aと23bとの距離より短い。
【選択図】図2
特許請求の範囲【請求項１】
第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、
前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、
第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、
前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、
第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、
前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、
前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、
を備え、
前記第１出力パッドに電気的に接続された第１入力パッドと、
前記第２出力パッドに電気的に接続された第２入力パッドと、
を備える受動素子チップと、
を備え、
前記第１方向に交差する第２方向における前記第１入力パッドと前記第２入力パッドとの距離は、前記第２方向における前記第１出力パッドと前記第２出力パッドとの距離より短い半導体装置。
続きを表示（約 2,000 文字）【請求項２】
前記受動素子チップは、前記第２アンプに前記第１高周波信号を出力する第３出力パッドと、前記第４アンプに前記第２高周波信号を出力する第４出力パッドと、を備え、
前記第１入力パッドは、前記第３出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第１直線より前記第２整合回路に近い領域に配置され、
前記第２入力パッドは、前記第４出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第２直線より前記第１整合回路に近い領域に配置されている請求項１に記載の半導体装置。
【請求項３】
前記受動素子チップは、
前記第１アンプおよび前記第２アンプの少なくとも１つに供給される第１バイアス電圧が供給され、前記受動素子チップの前記第２方向における第１端部に配置された第１バイアスパッドと、
前記第３アンプおよび前記第４アンプの少なくとも１つに供給される第２バイアス電圧が供給され、前記受動素子チップの前記第２方向における第２端部に配置された第２バイアスパッドと、
を備える請求項１または２に記載の半導体装置。
【請求項４】
前記第１バイアスパッドは前記受動素子チップの、前記第１方向における中心線より前記第１半導体チップに近い領域に配置され、
前記第２バイアスパッドは、前記中心線より前記第３半導体チップに近い領域に配置される請求項３に記載の半導体装置。
【請求項５】
前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、
前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、
前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が基準電位に電気的に接続された第３ボンディングワイヤと、
を備え、
前記受動素子チップは、前記第１入力パッドと前記第２入力パッドとの間に設けられ、前記第３ボンディングワイヤの第２端が接続された基準電位パッドを備える請求項１に記載の半導体装置。
【請求項６】
第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、
前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、
第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、
前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、
第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、
前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、
前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、
を備え、
前記第１出力パッドに電気的に接続された第１入力パッドと、
前記第２出力パッドに電気的に接続された第２入力パッドと、
前記第１入力パッドと前記第２入力パッドとの間に設けられ、基準電位が供給される基準電位パッドと、
を備える受動素子チップと、
前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、
前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、
前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が前記基準電位に電気的に接続され、第２端が前記基準電位パッドに電気的に接続された第３ボンディングワイヤと、
を備える半導体装置。
【請求項７】
前記受動素子チップは、前記第３ボンディングワイヤとは別に前記基準電位パッドを前記基準電位に電気的に接続する経路を備える請求項５または６に記載の半導体装置。
【請求項８】
前記受動素子チップは、第１端が前記基準電位パッドに電気的に接続され、第２端が前記第３ボンディングワイヤとは別の経路を介し前記基準電位に電気的に接続されたキャパシタを備える請求項５または６に記載の半導体装置。
【請求項９】
前記第３ボンディングワイヤと前記キャパシタとの共振周波数は、前記第１アンプおよび前記第３アンプの動作帯域内に位置する請求項８に記載の半導体装置。
【請求項１０】
前記受動素子チップは、前記基準電位パッドと前記基準電位との間において前記キャパシタと直列接続された抵抗を備える請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 5,000 文字）【背景技術】
【０００２】
マイクロ波等の高周波信号を増幅する増幅器としてドハティ増幅器等の並列に２つのアンプが設けられた増幅器が知られている。並列に接続された２つのアンプを各々２段とすることが知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２２／０１２３６９３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
２段のアンプの段間には整合回路およびバイアス回路が設けられる。並列接続された２つのアンプの段間の整合回路およびバイアス回路の受動素子を１つの集積型受動デバイス（ＩＰＤ：ＩｎｔｅｇｒａｔｅｄＰａｓｓｉｖｅＤｅｖｉｃｅ）とすることで、増幅器を小型化できる。しかしながら、小型化は十分ではない。また、並列接続された２つのアンプの信号が干渉することがある。
【０００５】
本開示は、上記課題に鑑みなされたものであり、小型化することまたは信号の干渉を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、を備える受動素子チップと、を備え、前記第１方向に交差する第２方向における前記第１入力パッドと前記第２入力パッドとの距離は、前記第２方向における前記第１出力パッドと前記第２出力パッドとの距離より短い半導体装置である。
【０００７】
本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、前記第１入力パッドと前記第２入力パッドとの間に設けられ、基準電位が供給される基準電位パッドと、を備える受動素子チップと、前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が前記基準電位に電気的に接続され、第２端が前記基準電位パッドに電気的に接続された第３ボンディングワイヤと、を備える半導体装置である。
【発明の効果】
【０００８】
本開示によれば、小型化することまたは信号の干渉を抑制することができる。
【図面の簡単な説明】
【０００９】
図１は、実施例１における増幅回路の回路図である。
図２は、実施例１に係る半導体装置の平面図である。
図３は、実施例１に係る半導体装置の断面図である。
図４は、比較例１に係る半導体装置の平面図である。
図５は、実施例２に係る半導体装置の平面図である。
図６は、実施例２における回路の例を示す平面図である。
図７は、実施例２における回路の例を示す平面図である。
図８は、実施例２における回路の例を示す平面図である。
図９は、実施例２における回路の例を示す平面図である。
図１０は、実施例２の変形例１におけるＩＰＤ付近の平面図である。
図１１は、実施例３に係る半導体装置の平面図である。
図１２は、実施例３におけるＩＰＤの一部の平面図である。
図１３は、実施例３におけるＩＰＤの一部の回路図である。
【発明を実施するための形態】
【００１０】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、を備える受動素子チップと、を備え、前記第１方向に交差する第２方向における前記第１入力パッドと前記第２入力パッドとの距離は、前記第２方向における前記第１出力パッドと前記第２出力パッドとの距離より短い半導体装置である。これにより、受動素子チップの第２方向における幅を小さくでき、かつ半導体装置の第１方向の幅を小さくできる。よって、半導体装置を小型化できる。
（２）上記（１）において、前記受動素子チップは、前記第２アンプに前記第１高周波信号を出力する第３出力パッドと、前記第４アンプに前記第２高周波信号を出力する第４出力パッドと、を備え、前記第１入力パッドは、前記第３出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第１直線より前記第２整合回路に近い領域に配置され、前記第２入力パッドは、前記第４出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第２直線より前記第１整合回路に近い領域に配置されていてもよい。これにより、受動素子チップの第２方向における幅を小さくできる。
（３）上記（１）または（２）において、前記受動素子チップは、前記第１アンプおよび前記第２アンプの少なくとも１つに供給される第１バイアス電圧が供給され、前記受動素子チップの前記第２方向における第１端部に配置された第１バイアスパッドと、前記第３アンプおよび前記第４アンプの少なくとも１つに供給される第２バイアス電圧が供給され、前記受動素子チップの前記第２方向における第２端部に配置された第２バイアスパッドと、を備えていてもよい。これにより、受動素子チップの第２方向における幅を小さくできる。
（４）上記（３）において、前記第１バイアスパッドは前記受動素子チップの、前記第１方向における中心線より前記第１半導体チップに近い領域に配置され、前記第２バイアスパッドは、前記中心線より前記第３半導体チップに近い領域に配置されていてもよい。これにより、受動素子チップの第２方向における幅を小さくできる。
（５）上記（１）から（４）のいずれかにおいて、前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が基準電位に電気的に接続された第３ボンディングワイヤと、を備え、前記受動素子チップは、前記第１入力パッドと前記第２入力パッドとの間に設けられ、前記第３ボンディングワイヤの第２端が接続された基準電位パッドを備えていてもよい。これにより、第１入力パッドおよび第１ボンディングワイヤと、第２入力パッドおよび第２ボンディングワイヤと、の間の信号の干渉を抑制でき、アイソレーション特性を向上できる。
（６）本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、前記第１入力パッドと前記第２入力パッドとの間に設けられ、基準電位が供給される基準電位パッドと、を備える受動素子チップと、前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が前記基準電位に電気的に接続され、第２端が前記基準電位パッドに電気的に接続された第３ボンディングワイヤと、を備える半導体装置である。これにより、第１入力パッドおよび第１ボンディングワイヤと、第２入力パッドおよび第２ボンディングワイヤと、の間の信号の干渉を抑制できる。
（７）上記（５）または（６）において、前記受動素子チップは、前記第３ボンディングワイヤとは別に前記基準電位パッドを前記基準電位に電気的に接続する経路を備えてもよい。これにより、信号の干渉をより抑制できる。
（８）上記（５）または（６）において、前記受動素子チップは、第１端が前記基準電位パッドに電気的に接続され、第２端が前記第３ボンディングワイヤとは別の経路を介し前記基準電位に電気的に接続されたキャパシタを備えてもよい。これにより、信号の干渉をより抑制できる。
（９）上記（８）において、前記第３ボンディングワイヤと前記キャパシタとの共振周波数は、前記第１アンプおよび前記第３アンプの動作帯域内に位置してもよい。これにより、信号の干渉をより抑制できる。
（１０）上記（８）または（９）において、前記受動素子チップは、前記基準電位パッドと前記基準電位との間において前記キャパシタと直列接続された抵抗を備えてもよい。これにより、信号の干渉をより抑制できる。
（１１）上記（１）から（１０）のいずれかにおいて、前記第１アンプおよび前記第２アンプは、ドハティ増幅器のメインアンプを含み、前記第３アンプおよび前記第４アンプは、前記ドハティ増幅器のピークアンプを含んでもよい。これにより、ドハティ増幅器を小型化することまたは信号の干渉を抑制することができる。
（【００１１】以降は省略されています）

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