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公開番号2024149980
公報種別公開特許公報(A)
公開日2024-10-23
出願番号2023063176
出願日2023-04-10
発明の名称バラン回路および半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人個人
主分類H03H 7/42 20060101AFI20241016BHJP(基本電子回路)
要約【課題】送信動作時と受信動作時とでバラン回路に含まれるインダクタのインダクタンス値を変更する。
【解決手段】
バラン回路Baは、送信機および受信機が接続される共通のアンテナ端子TAと、送信機との間に配置される。バラン回路Baは、一端または両端が送信機に接続されたインダクタL1と、受信機の入力ノードN1と、グランドまたは第1のバイアス電源との間に配置されたインダクタL2とを備える。インダクタL2は、インダクタL1と相互インダクタンスを有するインダクタを含む。インダクタL2は、可変インダクタである。
【選択図】図1
特許請求の範囲【請求項１】
送信機および受信機が接続される共通のアンテナ端子と、前記送信機との間に配置されたバラン回路であって、
一端または両端が前記送信機に接続された第１のインダクタと、
前記受信機の入力ノードと、グランドまたは第１のバイアス電源との間に配置された第２のインダクタと
を備え、
前記第２のインダクタは、前記第１のインダクタと相互インダクタンスを有するインダクタを含み、
前記第２のインダクタは、可変インダクタである
バラン回路。
続きを表示（約 870 文字）【請求項２】
前記送信機および前記受信機が互いに排他的に動作する
請求項１に記載のバラン回路。
【請求項３】
前記第１のインダクタの他端が、前記グランドまたは第２のバイアス電源に接続される
請求項１に記載のバラン回路。
【請求項４】
前記第２のインダクタのインダクタンス値が、受信動作時と送信動作時とで異なる
請求項１に記載のバラン回路。
【請求項５】
受信動作時の前記第２のインダクタのインダクタンス値は、送信動作時の前記第２のインダクタのインダクタンス値より大きい
請求項４に記載のバラン回路。
【請求項６】
前記受信機の初段に設けられた低雑音増幅器をさらに備え、
前記低雑音増幅器は、ゲート接地型の増幅回路である
請求項１に記載のバラン回路。
【請求項７】
前記第２のインダクタは、前記第１のインダクタと相互インダクタンスを有する二次側インダクタ、および前記二次側インダクタに直列接続されたチョークコイルを含み、
前記チョークコイルに並列に接続されたスイッチが、受信動作時にはオフ状態に制御され、かつ、送信動作時にはオン状態に制御される
請求項１に記載のバラン回路。
【請求項８】
受信動作時の前記二次側インダクタのインダクタンス値は、送信動作時の前記二次側インダクタのインダクタンス値より小さい
請求項７に記載のバラン回路。
【請求項９】
前記第１のインダクタに並列に接続された可変インピーダンスをさらに備え、
前記二次側インダクタのインダクタンス値は、前記可変インピーダンスによって変更される
請求項８に記載のバラン回路。
【請求項１０】
前記アンテナ端子と前記入力ノードとの間に配置されたインピーダンス整合回路をさらに備える
請求項１に記載のバラン回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明はバラン回路および半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
特許文献１には、受信用の低雑音増幅器と送信用のパワーアンプとが共通のアンテナ端子に接続されたＲＦＩＣ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）に関する技術が記載されている。送信専用のインピーダンス整合回路に含まれる２つの容量素子の容量値を変えることで、高周波信号の損失が低減される。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－８８７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のＲＦＩＣが送信専用のインピーダンス整合回路を備えない場合、送信時の損失を抑えつつ、受信性能の低下を防ぐことが難しい。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によるバラン回路は、送信機および受信機が接続される共通のアンテナ端子と、前記送信機との間に配置されたバラン回路であって、
一端または両端が前記送信機に接続された前記第１のインダクタと、
前記受信機の入力ノードと、グランドまたは第１のバイアス電源との間に配置された第２のインダクタと
を備え、
前記第２のインダクタは、前記第１のインダクタと相互インダクタンスを有するインダクタを含み、
前記第２のインダクタは、可変インダクタである。
【０００７】
一実施の形態による半導体装置は、送信機の最終段に設けられたパワーアンプと、
受信機の初段に設けられた低雑音増幅器と、
前記パワーアンプおよび低雑音増幅器が接続される共通のアンテナ端子と、前記パワーアンプとの間に配置されたバラン回路と
を備え、
前記バラン回路は、
一端または両端が前記送信機に接続された前記第１のインダクタと、
前記受信機の入力ノードと、グランドまたは第１のバイアス電源との間に配置された第２のインダクタと
を備え、
前記第２のインダクタは、前記第１のインダクタと相互インダクタンスを有するインダクタを含み、
前記第２のインダクタは、可変インダクタである。
【発明の効果】
【０００８】
前記一実施の形態によれば、送信動作時と受信動作時とでバラン回路に含まれるインダクタのインダクタンス値を変更できる。
【図面の簡単な説明】
【０００９】
実施形態１にかかる半導体装置の構成を説明する図である。
実施形態１の変形例にかかる半導体装置の構成を説明する図である。
実施形態２にかかる半導体装置の構成を説明する図である。
実施形態２の変形例にかかる半導体装置の構成を説明する図である。
実施形態３にかかる半導体装置の構成を説明する図である。
実施形態３の変形例にかかる半導体装置の構成を説明する図である。
実施形態４にかかる半導体装置の構成を説明する図である。
実施形態４の第１の変形例にかかる半導体装置の構成を説明する図である。
実施形態４の第２の変形例にかかる半導体装置の構成を説明する図である。
実施形態４の第３の変形例にかかる半導体装置の構成を説明する図である。
【発明を実施するための形態】
【００１０】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
（【００１１】以降は省略されています）

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