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公開番号2024149790
公報種別公開特許公報(A)
公開日2024-10-18
出願番号2024135476,2023080950
出願日2024-08-14,2019-10-22
発明の名称不揮発性メモリデバイスおよび制御方法
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類G11C 16/34 20060101AFI20241010BHJP(情報記憶)
要約【課題】不揮発性メモリデバイスおよび制御方法が、提供および開示される。
【解決手段】不揮発性メモリデバイスは、メモリアレイと、ビット線と、複数のワード線と、第1の制御回路と、第2の制御回路とを含む。ビット線は、メモリアレイの第1のメモリストリングに接続される。複数のワード線は、第1のメモリストリングのメモリセルに接続され、各ワード線は、それぞれのメモリセルに接続される。第1の制御回路は、プリチャージ期間の間において、ビット線プレパルス信号をビット線に付与するように構成される。第2の制御回路は、ワード線信号を、選択されたワード線に付与し、複数のワード線プレパルス信号を、選択ゲート線と選択されたワード線との間に配置されるワード線に付与するように構成される。複数のワード線プレパルス信号の電圧レベルは漸増的である。
【選択図】図3
特許請求の範囲【請求項１】
複数のメモリストリングを含むメモリアレイであって、各メモリストリングは、選択ゲートトランジスタと、前記選択ゲートトランジスタと直列に接続される複数のメモリセルとを含む、メモリアレイと、
前記複数のメモリストリングのうちの第１のメモリストリングに接続されるビット線と、
前記複数のメモリストリングのうちの前記第１のメモリストリングの前記選択ゲートトランジスタに接続される選択ゲート線と、
前記複数のメモリストリングのうちの前記第１のメモリストリングの前記複数のメモリセルに接続される複数のワード線であって、各ワード線は、前記第１のメモリストリングのそれぞれのメモリセルに接続される、複数のワード線と、
プリチャージ期間の間において、ビット線プレパルス信号を前記ビット線に付与するように構成される第１の制御回路と、
前記プリチャージ期間の間において、ワード線信号を、前記複数のワード線のうちの選択されたワード線に付与し、複数のワード線プレパルス信号を、前記選択ゲート線と前記選択されたワード線との間に配置されるワード線に付与するように構成される第２の制御回路であって、前記複数のワード線プレパルス信号の電圧レベルは、漸増的である、第２の制御回路と
を備える、不揮発性メモリデバイス。
続きを表示（約 1,700 文字）【請求項２】
前記第２の制御回路は、前記プリチャージ期間の間において、前記複数のワード線プレパルス信号のうちの第１のワード線プレパルス信号を、前記選択されたワード線に近接して配置され、前記選択されたワード線と前記選択ゲート線との間に配置される、前記複数のワード線の第１の群に付与し、前記プリチャージ期間の間において、前記複数のワード線プレパルス信号のうちの第２のワード線プレパルス信号を、前記複数のワード線の前記第１の群に近接して配置され、前記複数のワード線の前記第１の群と前記選択ゲート線との間に配置される、前記複数のワード線の第２の群に付与し、前記プリチャージ期間の間において、前記複数のワード線プレパルス信号のうちの第３のワード線プレパルス信号を、前記複数のワード線の前記第２の群に近接して、および、前記複数のワード線の前記第２の群と前記選択ゲート線との間に配置される、前記複数のワード線の第３の群に付与するように構成される、請求項１に記載の不揮発性メモリデバイス。
【請求項３】
前記第２のワード線プレパルス信号の電圧レベルは、前記第１のワード線プレパルス信号の電圧レベルよりも大きく、前記第３のワード線プレパルス信号の電圧レベルは、前記第２のワード線プレパルス信号の前記電圧レベルよりも大きい、請求項２に記載の不揮発性メモリデバイス。
【請求項４】
前記第２のワード線プレパルス信号の終了は、前記第１のワード線プレパルス信号の終了の後であり、前記第３のワード線プレパルス信号の終了は、前記第２のワード線プレパルス信号の前記終了の後である、請求項２に記載の不揮発性メモリデバイス。
【請求項５】
前記第２のワード線プレパルス信号のパルス持続時間は、前記第１のワード線プレパルス信号のパルス持続時間よりも長く、前記第３のワード線プレパルス信号のパルス持続時間は、前記第２のワード線プレパルス信号の前記パルス持続時間よりも長い、請求項２に記載の不揮発性メモリデバイス。
【請求項６】
前記メモリアレイは、少なくとも１つのダミーメモリセルをさらに含み、前記少なくとも１つのダミーメモリセルは、前記選択ゲートトランジスタと前記複数のメモリセルとの間に配置され、前記選択ゲートトランジスタおよび前記複数のメモリセルと直列に接続され、前記不揮発性メモリデバイスは、少なくとも１つのダミーワード線をさらに含み、各ダミーワード線は、それぞれのダミーメモリセルに接続され、前記第２の制御回路は、ダミーワード線プレパルス信号を、前記少なくとも１つのダミーワード線に付与するように構成される、請求項１に記載の不揮発性メモリデバイス。
【請求項７】
前記ダミーワード線プレパルス信号の電圧レベルは、前記プリチャージ期間の間において、前記少なくとも１つのダミーワード線と前記選択されたワード線との間に配置される前記ワード線に付与される前記複数のワード線プレパルス信号の電圧レベルよりも大きい、請求項６に記載の不揮発性メモリデバイス。
【請求項８】
前記ダミーワード線プレパルス信号の終了は、前記プリチャージ期間の間において、前記少なくとも１つのダミーワード線と前記選択されたワード線との間に配置される前記ワード線に付与される前記複数のワード線プレパルス信号の終了の後である、請求項６に記載の不揮発性メモリデバイス。
【請求項９】
前記ダミーワード線プレパルス信号のパルス持続時間は、前記プリチャージ期間の間において、前記少なくとも１つのダミーワード線と前記選択されたワード線との間に配置される前記ワード線に付与される前記複数のワード線プレパルス信号のパルス持続時間よりも長い、請求項６に記載の不揮発性メモリデバイス。
【請求項１０】
前記プリチャージ期間の間において、前記複数のメモリストリングのうちの前記第１のストリングは、非選択のストリングであり、前記ビット線は、非選択のビット線である、請求項１に記載の不揮発性メモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、不揮発性メモリデバイスおよび制御方法に関し、より詳細には、異なる電圧レベルを伴うワード線プレパルス信号を付与し、プログラミング障害を低減することが可能な、不揮発性メモリデバイスおよび制御方法に関する。
続きを表示（約 3,700 文字）【背景技術】
【０００２】
フラッシュメモリなどの不揮発性メモリデバイスは、パーソナルコンピュータ、フラッシュドライブ、デジタルカメラ、および携帯電話などの様々な電気製品において、一般的に好まれる記憶装置となった。フラッシュメモリデバイスは、急速な発展を経てきた。フラッシュメモリは、給電なしに相当に長い時間の間データを記憶し、高集積レベル、高速アクセス、容易な消去、および書き換えなどの利点を有することができる。さらに、フラッシュメモリデバイスのビット密度を改善し、コストを低減するために、３次元（３Ｄ）ＮＡＮＤフラッシュメモリが開発されてきた。３ＤＮＡＮＤメモリアーキテクチャは、複数個の層をなして垂直にメモリセルを積み重ねて、従前のＮＡＮＤメモリより高い密度を達成する。より多くの層が加えられるにつれて、ビット密度は増大し、したがって、より多くの記憶容量を増大する。層の増加によって、プログラム障害は、より悪化する。プレパルス信号が、非選択のメモリストリングの昇圧電荷（電子）を除去するように、非選択のメモリストリングへの非選択のビット線接続に付与され得る。しかしながら、層が増加するにつれて、それに応じて、チャネル長さが増加する。下部チャネル内に残存した電子に対するビット線プリチャージの効果は、増加したチャネル長さが理由で、低減されることになる。ビット線プリチャージ効果を改善するための従前の方法は、ビット線プレパルス時間を延ばすことであるが、このことは、データプログラミング時間を犠牲にし、その時間に影響を及ぼすことになる。ビット線プリチャージ効果を改善するための別の従前の方法は、ビット線プレパルスの電圧レベルを増加させることであるが、このことは、ビット線トランジスタの絶縁破壊現象のリスクを増大させることになる。したがって、改善に対する必要性が存する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
それゆえに、異なる電圧レベルを伴うワード線プレパルス信号を付与し、プログラミング障害を低減することが可能な、不揮発性メモリデバイスおよび制御方法を提供することが、本発明の目的である。
【課題を解決するための手段】
【０００４】
一実施形態は、不揮発性メモリデバイスを提供する。不揮発性メモリデバイスは、複数のメモリストリングを含むメモリアレイであって、各メモリストリングは、選択ゲートトランジスタと、選択ゲートトランジスタと直列に接続される複数のメモリセルとを含む、メモリアレイと、複数のメモリストリングのうちの第１のメモリストリングに接続されるビット線と、複数のメモリストリングのうちの第１のメモリストリングの選択ゲートトランジスタに接続される選択ゲート線と、複数のメモリストリングのうちの第１のメモリストリングの複数のメモリセルに接続される複数のワード線であって、各ワード線は、第１のメモリストリングのそれぞれのメモリセルに接続される、複数のワード線と、プリチャージ期間の間において、ビット線プレパルス信号をビット線に付与するように構成される第１の制御回路と、プリチャージ期間の間において、ワード線信号を、複数のワード線のうちの選択されたワード線に付与し、複数のワード線プレパルス信号を、選択ゲート線と選択されたワード線との間に配置されるワード線に付与するように構成される第２の制御回路であって、複数のワード線プレパルス信号の電圧レベルは漸増的である、第２の制御回路とを含む。
【０００５】
別の実施形態が、不揮発性メモリデバイスの制御方法を提供する。不揮発性メモリデバイスは、複数のメモリストリングを含むメモリアレイを含み、各メモリストリングは、選択ゲートトランジスタと、選択ゲートトランジスタと直列に接続される複数のメモリセルとを含む。制御方法は、プリチャージ期間の間において、ビット線プレパルス信号を、複数のメモリストリングのうちの第１のメモリストリングに接続されるビット線に付与するステップと、プリチャージ期間の間において、ワード線信号を、第１のメモリストリングの複数のメモリセルのうちの選択されたメモリセルに接続される選択されたワード線に付与するステップと、プリチャージ期間の間において、複数のワード線プレパルス信号を、第１のメモリストリングの複数のメモリセルに接続され、選択ゲート線と選択されたワード線との間に配置される、複数のワード線に付与するステップであって、複数のワード線プレパルス信号の電圧レベルは異なる、付与するステップとを含む。
【０００６】
本発明のこれらおよび他の目的は、様々な図および図面において例示される好ましい実施形態の後続の詳細な説明を読めば、疑いなく当業者に明白になることになる。
【図面の簡単な説明】
【０００７】
本発明の一実施形態による、不揮発性メモリデバイスの概略線図である。
本発明の一実施形態による、図１において示される不揮発性メモリデバイスの、メモリストリング、および、関係付けられる接続線を例示する概略線図である。
本発明の一実施形態による、図１において示される不揮発性メモリデバイスの、非選択のメモリストリング、および、関係付けられる接続線を例示する概略線図である。
本発明の一実施形態による、図３において示されるメモリストリングの信号タイミング図である。
本発明の一実施形態による、図３において示されるメモリストリングの信号タイミング図である。
【発明を実施するための形態】
【０００８】
本発明の一実施形態による、不揮発性メモリデバイス１の概略線図である図１をも参照されたい。不揮発性メモリデバイス１は、ＮＡＮＤフラッシュメモリであり得る。例えば、不揮発性メモリデバイス１は、３次元（３Ｄ）ＮＡＮＤフラッシュメモリであり得る。不揮発性メモリデバイス１は、メモリアレイ１０と、制御回路２０および３０とを含む。メモリアレイ１０は、複数のメモリストリングを含む。各メモリストリングは、複数のメモリセルを含む。各ストリングのメモリセルは、直列に一体に接続される。ワード線および半導体チャネルの交差部が、メモリセルを形成する。上部選択ゲート（ｔｏｐｓｅｌｅｃｔｇａｔｅ）線ＴＳＧ、ワード線ＷＬ、上部ダミーワード線ＴＤＭＹ、下部ダミーワード線ＢＤＭＹ、および下部ゲート線ＢＳＧが、メモリアレイ１０と制御回路２０との間に接続される。ビット線ＢＬが、メモリアレイ１０と制御回路３０との間に接続される。
【０００９】
図２は、本発明の一実施形態による、図１において示される不揮発性メモリデバイス１の、メモリストリング、および、関係付けられる接続線を例示する概略線図である。メモリアレイ１０のメモリストリングは、上部選択ゲートトランジスタ、少なくとも１つの上部ダミーメモリセル、複数のメモリセル、少なくとも１つの下部ダミーメモリセル、および下部選択ゲートトランジスタを含むが、それらに制限されない。ビット線ＢＬが、メモリストリングに結合される。上部選択ゲート線ＴＳＧが、メモリストリングの上部選択ゲートトランジスタに接続される。少なくとも１つの上部ダミーメモリセルは、上部選択ゲートトランジスタと直列に接続される。少なくとも１つの上部ダミーワード線ＴＤＭＹが、メモリストリングの少なくとも１つの上部ダミーメモリセルに接続される。各上部ダミーワード線は、上部ダミーメモリセルに別個に接続される。複数のメモリセルは、データを記憶するように構成され得る。複数のメモリセルは、少なくとも１つの上部ダミーメモリセルと直列に接続され得る。ワード線ＷＬが、メモリストリングのメモリセルに接続される。各ワード線ＷＬは、メモリセルに別個に接続される。さらに、メモリアレイ１０のメモリストリングのメモリセルは、上部ダミーメモリセルと下部ダミーメモリセルとの間に、第１の方向に沿って順次配置され、それに応じて、ワード線ＷＬは、上部ダミーワード線ＴＤＭＹと下部ダミーワード線ＢＤＭＹとの間に、第１の方向に沿って順次配置される。
【００１０】
その上、少なくとも１つの下部ダミーメモリセルは、複数のメモリセルと直列に接続される。少なくとも１つの下部ダミーワード線ＢＤＭＹが、メモリストリングの少なくとも１つの下部ダミーメモリセルに接続される。各下部ダミーワード線ＢＤＭＹは、下部ダミーメモリセルに別個に接続される。下部選択ゲートトランジスタは、少なくとも１つの下部ダミーメモリセルと直列に接続される。下部選択ゲート線ＢＳＧが、メモリストリングの下部選択ゲートトランジスタに接続される。データをメモリセル内に書き込むこと、および、メモリセル内のデータを消去することは、制御回路から、および、不揮発性メモリデバイス１の接続線を通して外部回路から制御され得る。
（【００１１】以降は省略されています）

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