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公開番号2025042870
公報種別公開特許公報(A)
公開日2025-03-28
出願番号2023150050
出願日2023-09-15
発明の名称半導体記憶装置、メモリシステムおよび制御方法
出願人キオクシア株式会社
代理人弁理士法人スズエ国際特許事務所
主分類G11C 11/56 20060101AFI20250321BHJP(情報記憶)
要約【課題】メモリセルの劣化を抑制することができる半導体記憶装置を実現する。
【解決手段】半導体記憶装置の制御回路は、書き込み対象のメモリセルが有している第1閾値電圧が、前記書き込み対象のメモリセルに記憶されるデータに基づいて決定される第2閾値電圧よりも高いか否かを判定する。前記制御回路は、前記第1閾値電圧が前記第2閾値電圧よりも高い場合、前記書き込み対象のメモリセルが、前記記憶されるデータを記憶するように、前記イレーズ電圧を使用して、前記書き込み対象のメモリセルが有する閾値電圧を低下させるイレーズ動作を実行する。
【選択図】図8
特許請求の範囲【請求項１】
各々が有する閾値電圧が属する閾値電圧範囲に対応するデータを記憶するように構成された複数のメモリセルと、
前記複数のメモリセルを制御するように構成された制御回路と、を具備し、
前記制御回路は、書き込み対象のメモリセルが有している第１閾値電圧が、前記書き込み対象のメモリセルに記憶されるデータに基づいて決定される第２閾値電圧よりも高いか否かを判定し、
前記第１閾値電圧が前記第２閾値電圧よりも高い場合、前記書き込み対象のメモリセルに印加されるイレーズ電圧を生成し、
前記書き込み対象のメモリセルが前記記憶されるデータを記憶するように、前記イレーズ電圧を使用して、前記書き込み対象のメモリセルが有する閾値電圧を低下させるイレーズ動作を実行する、
ように構成されている、
半導体記憶装置。
続きを表示（約 2,300 文字）【請求項２】
前記制御回路は、
前記複数のメモリセルに対して実行されるプログラム動作、およびイレーズ動作を制御する、シーケンサと、
前記複数のメモリセルのそれぞれに印加される電圧、および前記第２閾値電圧を生成する電圧生成回路と、
前記書き込み対象のメモリセルの閾値電圧および前記電圧生成回路が生成した前記第２閾値電圧の間の大小関係を比較する比較回路と、を具備する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のメモリセルは、複数のメモリセルグループを含み、
前記制御回路は、
書き込み要求を受信し、
前記書き込み要求に基づいて、前記複数のメモリセルグループから書き込み対象のメモリセルグループを選択し、
前記書き込み対象のメモリセルグループに含まれるメモリセルそれぞれを、前記書き込み対象のメモリセルとして選択する、ように構成されている、
請求項１に記載の半導体記憶装置。
【請求項４】
前記第２閾値電圧は、前記書き込み要求に関連付けられたデータのうち、前記書き込み対象のメモリセルに記憶されるデータに基づいて決定される閾値電圧範囲の上限を示す第１電圧であり、
前記制御回路は、
前記第１電圧と前記閾値電圧範囲の下限を示す第２電圧とを生成し、
前記第１閾値電圧を、前記第１電圧および前記第２電圧と比較し、
前記第１閾値電圧が前記第１電圧以下且つ前記第２電圧以上である場合、前記書き込み対象のメモリセルに対する書き込みを完了し、
前記書き込み対象のメモリセルグループに含まれるメモリセルのうち、前記閾値電圧が前記第２電圧未満であり、且つ前記記憶されるデータを記憶していない一つ以上のメモリセルが存在する場合、前記一つ以上のメモリセルに印加されるプログラム電圧を生成し、
前記プログラム電圧を使用して、前記一つ以上のメモリセルそれぞれが有する閾値電圧が、前記一つ以上のメモリセルそれぞれに対応する、前記第１電圧以下且つ前記第２電圧以上になるまで、前記一つ以上のメモリセルそれぞれに対してプログラム動作を実行する、
ように構成されている、
請求項３に記載の半導体記憶装置。
【請求項５】
前記第２閾値電圧は、前記書き込み要求に関連付けられたデータに基づいて決定される電圧である第３電圧であり、
前記制御回路は、
前記第１閾値電圧が前記第３電圧より高い場合、前記イレーズ電圧を生成し、
前記生成されたイレーズ電圧を使用して、前記イレーズ動作を実行することと、前記書き込み対象のメモリセルが有する閾値電圧が前記第３電圧以下になったか否かを判定することと、を含む処理を繰り返し実行し、
前記書き込み対象のメモリセルの閾値電圧が前記第３電圧以下になった後、前記書き込み対象のメモリセルに対する前記イレーズ動作を完了し、
前記書き込み対象のメモリセルグループに含まれるメモリセルのうち、前記閾値電圧が前記第３電圧より低く、且つ前記記憶されるデータを記憶していない一つ以上のメモリセルが存在する場合、前記一つ以上のメモリセルに印加されるプログラム電圧を生成し、
前記プログラム電圧を使用して、前記一つ以上のメモリセルのそれぞれが有する閾値電圧が、前記一つ以上のメモリセルそれぞれに対応する前記第３電圧以上になるまで、前記一つ以上のメモリセルそれぞれに対してプログラム動作を実行する、
ように構成されている、
請求項３に記載の半導体記憶装置。
【請求項６】
前記制御回路は、
前記イレーズ動作を実行するとき、
前記書き込み対象のメモリセルが現在記憶しているデータおよび前記書き込み対象のメモリセルが記憶するデータに基づいて、前記イレーズ電圧の大きさ、前記イレーズ電圧を印加する時間、および前記イレーズ電圧を印加する回数、のうちの少なくとも一つを決定する、
ように構成されている、
請求項１に記載の半導体記憶装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の半導体記憶装置と、
前記半導体記憶装置を制御するように構成されたコントローラと、を具備する、
メモリシステム。
【請求項８】
前記コントローラは、
前記半導体記憶装置に含まれるメモリセルのうち、無効データが記憶されているメモリセルを次のデータの書き込み先のメモリセルとして指定する、書き込み要求を前記半導体記憶装置に送信する、
ように構成されている、
請求項７に記載のメモリシステム。
【請求項９】
各々が有する閾値電圧が属する閾値電圧範囲に対応するデータを記憶するように構成された複数のメモリセルを制御する方法であって、
書き込み対象のメモリセルが有している第１閾値電圧が、前記書き込み対象のメモリセルに記憶されるデータに基づいて決定される第２閾値電圧よりも高いか否かを判定することと、
前記第１閾値電圧が前記第２閾値電圧よりも高い場合、前記書き込み対象のメモリセルに印加されるイレーズ電圧を生成することと、
前記書き込み対象のメモリセルが前記記憶されるデータを記憶するように、前記イレーズ電圧を使用して、前記書き込み対象のメモリセルが有する閾値電圧を低下させるイレーズ動作を実行することと、
を具備する、
制御方法。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置、メモリシステムおよび制御方法に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
近年、不揮発性メモリである半導体記憶装置が広く普及している。このような半導体記憶装置を備えるメモリシステムの一つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。
【０００３】
ＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、各々がデータを記憶する複数のメモリセルを含む。メモリセルが記憶しているデータは、そのメモリセルの電荷蓄積層に蓄えられている電荷量と対応する。メモリセルにデータを記憶するプログラム動作の前に、メモリセルが記憶しているデータを消去するイレーズ動作が行われる。半導体記憶装置においては、メモリセルに対してイレーズ動作とプログラム動作が繰り返されることによって、メモリセルの劣化が進行する。
【０００４】
このため、メモリセルの劣化を抑制することができる技術が必要とされている。
【先行技術文献】
【特許文献】
【０００５】
特開２０２３－６５３５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一実施形態が解決しようとする課題は、メモリセルの劣化を抑制することができる半導体記憶装置、メモリシステムおよび制御方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態によれば、半導体記憶装置は、複数のメモリセルと、制御回路とを具備する。前記複数のメモリセルは、各々の有する閾値電圧が属する閾値電圧範囲に対応するデータを記憶するように構成される。前記制御回路は、前記複数のメモリセルを制御するように構成される。前記制御回路は、書き込み対象のメモリセルが有している第１閾値電圧が、前記書き込み対象のメモリセルに記憶されるデータに基づいて決定される第２閾値電圧よりも高いか否かを判定する。前記制御回路は、前記第１閾値電圧が前記第２閾値電圧よりも高い場合、前記書き込み対象のメモリセルに印加されるイレーズ電圧を生成する。前記制御回路は、前記書き込み対象のメモリセルが前記記憶されるデータを記憶するように、前記イレーズ電圧を使用して、前記書き込み対象のメモリセルが有する閾値電圧を低下させるイレーズ動作を実行する。
【図面の簡単な説明】
【０００８】
実施形態に係る半導体記憶装置を含むメモリシステムの構成例を示すブロック図。
実施形態に係る半導体記憶装置の構成例を示すブロック図。
実施形態に係る半導体記憶装置のメモリセルアレイに含まれる複数のブロックの各々の構成例を示す図。
実施形態に係る半導体記憶装置のメモリセルアレイに含まれる複数のブロックの各々の回路構成例を示す図。
実施形態に係る半導体記憶装置に含まれる複数のメモリセルの閾値電圧分布の例を示す図。
実施形態に係る半導体記憶装置に含まれる複数のメモリセルの閾値電圧分布と、イレーズ電圧との間の関係の例を示す図。
実施形態に係る半導体記憶装置における、イレーズ動作の対象として選択された一つのメモリセルの例を示す図。
実施形態に係る半導体記憶装置および比較例に係る半導体記憶装置における、書き込み対象のメモリセルのデータと、書き込み対象のメモリセルに書き込まれるべきデータとの関係の例を示す図。
実施形態に係る半導体記憶装置において実行されるライト処理の流れの第１の例を示すブロック図。
実施形態に係る半導体記憶装置に含まれるメモリセルから読み出された電流値と、閾値電圧との間の関係を示す図。
実施形態に係る半導体記憶装置において実行されるライト処理の手順の第１の例を示すフローチャート。
実施形態に係る半導体記憶装置において実行されるプログラム動作による閾値電圧の変化の第１の例を示す図。
実施形態に係る半導体記憶装置において実行されるプログラム動作による閾値電圧の変化の第２の例を示す図。
実施形態に係る半導体記憶装置において実行されるプログラム動作による閾値電圧の変化の第３の例を示す図。
実施形態に係る半導体記憶装置において実行されるプログラム動作による閾値電圧の変化の第４の例を示す図。
実施形態に係る半導体記憶装置において実行されるイレーズ動作による閾値電圧の変化の第１の例を示す図。
実施形態に係る半導体記憶装置において実行されるイレーズ動作による閾値電圧の変化の第２の例を示す図。
実施形態に係る半導体記憶装置において実行されるライト処理の流れの第２の例を示すブロック図。
実施形態に係る半導体記憶装置において実行されるライト処理の手順の第２の例を示すフローチャート。
実施形態に係る半導体記憶装置に含まれる書き込み対象のメモリセルの元の状態および書き込み後の状態の組み合わせと、ライト処理との間の対応関係を示す図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、実施形態を説明する。
【００１０】
以下では、実施形態に係る半導体記憶装置がＮＡＮＤ型フラッシュメモリとして実現されている場合を想定する。以下では、ＮＡＮＤ型フラッシュメモリを単にＮＡＮＤメモリと称する。
（【００１１】以降は省略されています）

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