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公開番号2025144893
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024044804
出願日2024-03-21
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 12/00 20230101AFI20250926BHJP()
要約【課題】高集積化が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、第1方向に延伸する第1ビア配線と、第1方向に並び、第1ビア配線に電気的に接続された複数の第1半導体層と、第1方向に並び、複数の第1半導体層に電気的に接続されたメモリ部と、第1方向に並び、複数の第1半導体層に対向する複数の第1ゲート電極と、第1方向に並び、第2方向に延伸し、複数の第1ゲート電極に電気的に接続された複数の第1配線と、第1方向に並び、複数の第1配線に電気的に接続された複数の第2半導体層と、第1方向に並び、複数の第2半導体層に対向する複数の第2ゲート電極と、第1方向に延伸し、複数の第2ゲート電極に電気的に接続された第2ビア配線と、第1方向に延伸し、複数の第2半導体層に電気的に接続され、第3方向において複数の第2半導体層と並ぶ第2配線と、を備える。
【選択図】図6
特許請求の範囲【請求項１】
基板と、
前記基板の表面と交差する第１方向に延伸する第１ビア配線と、
前記第１方向に並び、前記第１ビア配線に電気的に接続された複数の第１半導体層と、
前記第１方向に並び、前記複数の第１半導体層に電気的に接続されたメモリ部と、
前記第１方向に並び、前記複数の第１半導体層に対向する複数の第１ゲート電極と、
前記第１方向に並び、前記第１方向と交差する第２方向に延伸し、前記複数の第１ゲート電極に電気的に接続された複数の第１配線と、
前記第１方向に並び、前記複数の第１配線に電気的に接続された複数の第２半導体層と、
前記第１方向に並び、前記複数の第２半導体層に対向する複数の第２ゲート電極と、
前記第１方向に延伸し、前記複数の第２ゲート電極に電気的に接続された第２ビア配線と、
前記第１方向に延伸し、前記複数の第２半導体層に電気的に接続され、前記第１方向及び前記第２方向と交差する第３方向において前記複数の第２半導体層と並ぶ第２配線と
を備える半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記複数の第２ゲート電極のうち、前記第１方向に隣り合う二つの、前記第２方向及び前記第３方向の両端部は、前記第１方向に離間する
請求項１記載の半導体記憶装置。
【請求項３】
前記複数の第１半導体層と交互に前記第１方向に並ぶ複数の絶縁層を備え、
前記複数の第２ゲート電極は、それぞれ、前記複数の絶縁層に対応する前記第１方向の位置に設けられている
請求項１記載の半導体記憶装置。
【請求項４】
前記複数の第２ゲート電極のうちの一つは、前記複数の第２半導体層のうち、前記第１方向に隣り合う二つの第２半導体層の間に設けられ、これら二つの第２半導体層に対向する
請求項１記載の半導体記憶装置。
【請求項５】
前記第２半導体層は、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む
請求項１記載の半導体記憶装置。
【請求項６】
前記第１ゲート電極は、前記第１半導体層の、前記第１方向の一方側及び他方側の面、及び、前記第２方向の一方側及び他方側の面に対向する
請求項１記載の半導体記憶装置。
【請求項７】
前記メモリ部は、
前記第１半導体層に電気的に接続された第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極及び前記第２電極の間に設けられた絶縁層と
を備える請求項１記載の半導体記憶装置。
【請求項８】
前記第１半導体層は、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む
請求項１記載の半導体記憶装置。
【請求項９】
前記第１方向に並び、前記複数の第１配線に電気的に接続された複数の第３半導体層と、
前記第１方向に並び、前記複数の第３半導体層に対向する複数の第３ゲート電極と、
前記第１方向に延伸し、前記複数の第３ゲート電極に電気的に接続された第３ビア配線と、
前記第１方向に並び、前記第３方向に延伸し、前記複数の第３半導体層に電気的に接続された複数の第３配線と
を備える請求項１記載の半導体記憶装置。
【請求項１０】
前記第１ビア配線の前記第２方向の位置は、前記第２ビア配線の前記第２方向の位置と、前記第３ビア配線の前記第２方向の位置と、の間である
請求項９記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 4,700 文字）【背景技術】
【０００２】
半導体記憶装置の高集積化に伴い、半導体記憶装置の三次元化に関する検討が進められている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２２／０３９９３０８号明細書
米国特許出願公開第２０２３／０３８７０５５号明細書
米国特許出願公開第２０２３／０３９７３９８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高集積化が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に延伸する第１ビア配線と、第１方向に並び、第１ビア配線に電気的に接続された複数の第１半導体層と、第１方向に並び、複数の第１半導体層に電気的に接続されたメモリ部と、第１方向に並び、複数の第１半導体層に対向する複数の第１ゲート電極と、第１方向に並び、第１方向と交差する第２方向に延伸し、複数の第１ゲート電極に電気的に接続された複数の第１配線と、第１方向に並び、複数の第１配線に電気的に接続された複数の第２半導体層と、第１方向に並び、複数の第２半導体層に対向する複数の第２ゲート電極と、第１方向に延伸し、複数の第２ゲート電極に電気的に接続された第２ビア配線と、第１方向に延伸し、複数の第２半導体層に電気的に接続され、第１方向及び第２方向と交差する第３方向において複数の第２半導体層と並ぶ第２配線と、を備える。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
同半導体記憶装置の読出動作について説明するための模式的な回路図である。
同半導体記憶装置の一部の構成を示す模式的な斜視図である。
同半導体記憶装置の一部の構成を示す模式的な斜視図である。
同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。
同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。
同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
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同半導体記憶装置の一部の構成を示す模式的な断面図である。
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同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
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【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に電気的に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に電気的に接続されていることを意味する場合がある。
（【００１１】以降は省略されています）

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