特許ウォッチ

公開番号2025145323
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024045434
出願日2024-03-21
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人スズエ国際特許事務所
主分類H10B 43/50 20230101AFI20250926BHJP()
要約【課題】集積度を高めることが可能な半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、複数の導電層21が第1の方向に互いに離間して積層された積層体20を含む構造体と、構造体内を少なくとも積層体の下面の高さレベルに対応する高さレベルまで第1の方向及び第1の方向と交差する第2の方向に延伸する板状構造40と、NANDストリングとして機能し且つ複数の層が外周面側から内側に向かって積層された構造を有する第1のピラー構造と、NANDストリングとして機能せず且つ複数の層が外周面側から内側に向かって積層された構造を有する第2のピラー構造32と、を備え、第2のピラー構造の複数の層の各層の材料は、第1のピラー構造の複数の層の各層の材料とそれぞれ同じであり、板状構造の側面の一部は、第2のピラー構造の側面の一部に整合し、第2のピラー構造の側面の一部に基づく凹部を含んでいる。
【選択図】図6
特許請求の範囲【請求項１】
複数の導電層が第１の方向に互いに離間して積層された積層体を含む構造体と、
前記構造体内を少なくとも前記積層体の下面の高さレベルに対応する高さレベルまで前記第１の方向及び前記第１の方向と交差する第２の方向に延伸する板状構造と、
前記積層体内を前記第１の方向に延伸し且つＮＡＮＤストリングとして機能する第１のピラー構造であって、第１の半導体層を含み且つ前記第１の方向に延伸する複数の層が外周面側から内側に向かって積層された構造を有する第１のピラー構造と、
前記構造体内を前記第１の方向に延伸し且つＮＡＮＤストリングとして機能しない第２のピラー構造であって、第２の半導体層を含み且つ前記第１の方向に延伸する複数の層が外周面側から内側に向かって積層された構造を有する第２のピラー構造と、
を備える半導体記憶装置であって、
前記第２のピラー構造の中で前記外周面側から内側に向かう前記複数の層の各層の材料は、前記第１のピラー構造の中で前記外周面側から内側に向かう前記複数の層の各層の材料とそれぞれ同じであり、
前記板状構造の側面の一部は、前記第２のピラー構造の側面の一部に整合し、前記第２のピラー構造の側面の前記一部に基づく凹部を含んでいる
ことを特徴とする半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
複数の導電層が第１の方向に互いに離間して積層された積層体を含む構造体と、
前記構造体内を少なくとも前記積層体の下面の高さレベルに対応する高さレベルまで前記第１の方向及び前記第１の方向と交差する第２の方向に延伸する板状構造と、
前記積層体内を前記第１の方向に延伸し且つＮＡＮＤストリングとして機能する第１のピラー構造であって、第１の半導体層を含み且つ前記第１の方向に延伸する複数の層が外周面側から内側に向かって積層された構造を有する第１のピラー構造と、
前記構造体内を前記第１の方向に延伸し且つＮＡＮＤストリングとして機能しない第２のピラー構造であって、第２の半導体層を含み且つ前記第１の方向に延伸する複数の層が前記板状構造に対向する外周面側から内側に向かって積層された構造を有する第２のピラー構造と、
を備える半導体記憶装置であって、
前記第２のピラー構造の中で前記外周面側から内側に向かう前記複数の層の各層の材料は、前記第１のピラー構造の中で前記外周面側から内側に向かう前記複数の層の各層の材料とそれぞれ同じであり、
前記第２のピラー構造の側面の一部は、前記板状構造の側面の一部に整合し、前記板状構造の側面の前記一部に基づく平坦面を含んでいる
ことを特徴とする半導体記憶装置。
【請求項３】
前記積層体は、前記複数の導電層の中の複数の第１の導電層が前記第１の方向に積層された第１の積層部分と、前記第１の積層部分の上層側に設けられ且つ前記複数の導電層の中の複数の第２の導電層が前記第１の方向に積層された第２の積層部分とを含み、
前記平坦面は、前記第１の積層部分の上面の高さレベルに対応する高さレベルと前記第１の積層部分の下面の高さレベルに対応する高さレベルとの間の範囲に対応する領域に少なくとも含まれている
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記積層体は、前記第１の方向及び第２の方向と交差する第３の方向に沿って階段状に加工された階段部分と、前記階段部分の最上面から前記第３の方向に平坦状に延伸する平坦部分と含み、
前記第２のピラー構造は、前記平坦部分を前記第１の方向に延伸する
ことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】
前記積層体は、前記第１の方向及び第２の方向と交差する第３の方向に沿って階段状に加工された階段部分と、前記階段部分の最上面から前記第３の方向に平坦状に延伸する平坦部分と含み、
前記第２のピラー構造は、前記階段部分を前記第１の方向に延伸する
ことを特徴とする請求項１又は２に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
半導体基板上に複数のメモリセルが積層された３次元型のＮＡＮＤ型の不揮発性半導体記憶装置では、集積度を高めることが望まれている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１０７６７３号公報
特開２０１０－１９２５３１号公報
米国特許出願公開第２０２０／０３０３３９７号明細書
米国特許出願公開第２０１５／０１９４４３５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
集積度を高めることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、複数の導電層が第１の方向に互いに離間して積層された積層体を含む構造体と、前記構造体内を少なくとも前記積層体の下面の高さレベルに対応する高さレベルまで前記第１の方向及び前記第１の方向と交差する第２の方向に延伸する板状構造と、前記積層体内を前記第１の方向に延伸し且つＮＡＮＤストリングとして機能する第１のピラー構造であって、第１の半導体層を含み且つ前記第１の方向に延伸する複数の層が外周面側から内側に向かって積層された構造を有する第１のピラー構造と、前記構造体内を前記第１の方向に延伸し且つＮＡＮＤストリングとして機能しない第２のピラー構造であって、第２の半導体層を含み且つ前記第１の方向に延伸する複数の層が外周面側から内側に向かって積層された構造を有する第２のピラー構造と、を備える半導体記憶装置であって、前記第２のピラー構造の中で前記外周面側から内側に向かう前記複数の層の各層の材料は、前記第１のピラー構造の中で前記外周面側から内側に向かう前記複数の層の各層の材料とそれぞれ同じであり、前記板状構造の側面の一部は、前記第２のピラー構造の側面の一部に整合し、前記第２のピラー構造の側面の前記一部に基づく凹部を含んでいる。
【図面の簡単な説明】
【０００６】
第１の実施形態に係る半導体記憶装置の全体的な構成を模式的に示した図である。
第１の実施形態に係る半導体記憶装置のメモリ領域の構成の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置のメモリ領域の構成の一部を模式的に示した平面パターン図である。
第１の実施形態に係る半導体記憶装置のメモリセル部の詳細な構成を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置のメモリセル部の詳細な構成を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の階段領域の構成の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の階段領域の構成の一部を模式的に示した平面パターン図である。
第１の実施形態に係る半導体記憶装置の積層体の平坦部分におけるピラー構造等の詳細な構成を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の積層体の平坦部分におけるピラー構造等の詳細な構成を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置のメモリ領域の構成の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の階段領域の構成の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置のメモリ領域の構成の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の階段領域の構成の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の階段領域の構成の一部を模式的に示した平面パターン図である。
第３の実施形態に係る半導体記憶装置の積層体の平坦部分におけるピラー構造部分等の詳細な構成を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の積層体の平坦部分におけるピラー構造部分等の詳細な構成を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置（ＮＡＮＤ型の不揮発性半導体記憶装置）の全体的な構成を模式的に示した図である。
【０００９】
本実施形態の半導体記憶装置は、Ｙ方向に並ぶメモリ領域１００及び階段領域２００を含んでいる。メモリ領域１００及び階段領域２００には、後述する積層体等が設けられている。
【００１０】
メモリ領域１００は、それぞれが積層体内をＹ方向及びＺ方向に延伸する複数の板状構造４０によって、Ｘ方向で複数のブロックに区画されている。各ブロックには、後述するように、それぞれが積層体内をＺ方向に延伸する複数のピラー構造が設けられている。
（【００１１】以降は省略されています）

関連特許