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公開番号2025144105
公報種別公開特許公報(A)
公開日2025-10-02
出願番号2024043719
出願日2024-03-19
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/27 20230101AFI20250925BHJP()
要約【課題】複数の絶縁層の撓みを抑制すること。
【解決手段】実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが交互に積層された積層体と、前記積層体を前記積層体の積層方向に延びるチャネル層を含むピラーと、前記ピラーの配置領域とは異なる前記積層体の領域に設けられ、前記複数の導電層のうちの1つの導電層に接続されるコンタクトと、前記コンタクトを囲むように前記コンタクトから所定距離離間して設けられ、前記積層体を前記積層方向に延びる複数の柱状部と、を備え、前記複数の絶縁層のうち、前記コンタクトを含んで前記複数の柱状部に囲まれた領域に位置する絶縁層は、少なくとも一部分において、前記ピラーの配置領域における絶縁層よりも高いヤング率、低い圧縮応力、及び高い引っ張り応力の少なくともいずれかを有する。
【選択図】図3
特許請求の範囲【請求項１】
複数の導電層と複数の絶縁層とが交互に積層された積層体と、
前記積層体を前記積層体の積層方向に延びるチャネル層を含むピラーと、
前記ピラーの配置領域とは異なる前記積層体の領域に設けられ、前記複数の導電層のうちの１つの導電層に接続されるコンタクトと、
前記コンタクトを囲むように前記コンタクトから所定距離離間して設けられ、前記積層体を前記積層方向に延びる複数の柱状部と、を備え、
前記複数の絶縁層のうち、前記コンタクトを含んで前記複数の柱状部に囲まれた領域に位置する絶縁層は、少なくとも一部分において、前記ピラーの配置領域における絶縁層よりも高いヤング率、低い圧縮応力、及び高い引っ張り応力の少なくともいずれかを有する、
半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記複数の絶縁層のうち、前記コンタクトが配置される領域の絶縁層は、前記複数の柱状部に囲まれた領域内全体に亘って、前記ピラーの配置領域における絶縁層よりも高いヤング率、低い圧縮応力、及び高い引っ張り応力の少なくともいずれかを有する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の絶縁層のうち、前記コンタクトが配置される領域の絶縁層は、少なくとも前記コンタクトと前記積層方向に重なる部分において、前記ピラーの配置領域における絶縁層よりも高いヤング率、低い圧縮応力、及び高い引っ張り応力の少なくともいずれかを有する、
請求項１に記載の半導体記憶装置。
【請求項４】
前記複数の絶縁層は、前記複数の柱状部と接する部分から前記複数の柱状部の外側に向かう所定距離内において、他の部分よりも高いヤング率、低い圧縮応力、及び高い引っ張り応力の少なくともいずれかを有する、
請求項１に記載の半導体記憶装置。
【請求項５】
前記積層方向に交差する第１の方向と前記積層方向とに前記積層体中を延び、前記第１の方向と前記積層方向とに交差する第２の方向に前記積層体を分割する板状部を更に備え、
前記複数の絶縁層は、
前記板状部と接する部分から前記複数の柱状部へと向かう所定距離内において、他の部分よりも高いヤング率、低い圧縮応力、及び高い引っ張り応力の少なくともいずれかを有する、
請求項１に記載の半導体記憶装置。
【請求項６】
高いヤング率、低い圧縮応力、及び高い引っ張り応力の少なくともいずれかを有する前記絶縁層は、炭素、窒素、及び金属の少なくともいずれかを含む、
請求項１に記載の半導体記憶装置。
【請求項７】
高いヤング率、低い圧縮応力、及び高い引っ張り応力の少なくともいずれかを有する前記絶縁層は、０．５原子％以上の炭素を含む、
請求項６に記載の半導体記憶装置。
【請求項８】
前記複数の絶縁層は酸化シリコン層を含む、
請求項６に記載の半導体記憶装置。
【請求項９】
高いヤング率、低い圧縮応力、及び高い引っ張り応力の少なくともいずれかを有する前記絶縁層は、炭素および窒素の少なくともいずれかをドーパントとして含む、
請求項３に記載の半導体記憶装置。
【請求項１０】
高いヤング率、低い圧縮応力、及び高い引っ張り応力の少なくともいずれかを有する前記絶縁層は、
炭素、窒素、アルミニウム、ジルコニウム、モリブデン、ハフニウム、及びチタンの少なくともいずれかを含む、
請求項４に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
３次元不揮発性メモリ等の半導体記憶装置においては、複数の犠牲層を積層し、複数の導電層に置き換える処理が行われる場合がある。このとき、複数の犠牲層間に介在される複数の絶縁層が撓んでしまう懸念がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１０２６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、複数の絶縁層の撓みを抑制することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが交互に積層された積層体と、前記積層体を前記積層体の積層方向に延びるチャネル層を含むピラーと、前記ピラーの配置領域とは異なる前記積層体の領域に設けられ、前記複数の導電層のうちの１つの導電層に接続されるコンタクトと、前記コンタクトを囲むように前記コンタクトから所定距離離間して設けられ、前記積層体を前記積層方向に延びる複数の柱状部と、を備え、前記複数の絶縁層のうち、前記コンタクトを含んで前記複数の柱状部に囲まれた領域に位置する絶縁層は、少なくとも一部分において、前記ピラーの配置領域における絶縁層よりも高いヤング率、低い圧縮応力、及び高い引っ張り応力の少なくともいずれかを有する。
【図面の簡単な説明】
【０００６】
実施形態１にかかる半導体記憶装置の概略の構成例を示す断面図。
実施形態１にかかる半導体記憶装置の構成の一例を示す図。
実施形態１にかかる半導体記憶装置の構成の一例を示す図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１の変形例１にかかる半導体記憶装置の構成の一例を示すＸ方向に沿う断面図。
実施形態１の変形例１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
実施形態１の変形例１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
実施形態１の変形例２にかかる半導体記憶装置の構成の一例を示すＸ方向に沿う断面図。
実施形態１の変形例２にかかる半導体記憶装置の製造方法の手順の一部を例示する断面図。
実施形態２にかかる半導体記憶装置の構成の一例を示すＸ方向に沿う断面図。
実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態２の変形例１にかかる半導体記憶装置ａの構成の一例を示すＸ方向に沿う断面図。
実施形態２の変形例１にかかる半導体記憶装置の製造方法の手順の一部を例示する図。
実施形態２の変形例１にかかる半導体記憶装置の構成の一例を示すＸ方向に沿う断面図。
実施形態２の変形例２にかかる半導体記憶装置の製造方法の手順の一部を例示する図。
実施形態２の変形例３にかかる半導体記憶装置の構成の一例を示すＸ方向に沿う断面図。
その他の実施形態にかかる半導体記憶装置の概略の構成例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。
【０００９】
（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の概略の構成例を示す断面図である。ただし、図１においては図面の見やすさを考慮してハッチングを省略する。
【００１０】
図１に示すように、半導体記憶装置１は、紙面下側から順に、電極膜ＥＬ、ソース線ＳＬ、及び複数のワード線ＷＬを備える。また、半導体記憶装置１は、複数のワード線ＷＬの上方に、半導体基板ＳＢに設けられた周辺回路ＣＢＡを備える。
（【００１１】以降は省略されています）

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