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公開番号2025144235
公報種別公開特許公報(A)
公開日2025-10-02
出願番号2024043914
出願日2024-03-19
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/50 20230101AFI20250925BHJP()
要約【課題】チップ面積の増加を抑制する。
【解決手段】実施形態によれば、半導体記憶装置は、複数の絶縁層と複数の配線層34とが交互に積層された第1積層体と、第1領域及び第2領域において第1積層体を通過する複数のメモリピラーと、第3領域に設けられた複数のコンタクトプラグCCと、第3領域において複数の配線層の一部を分断する第1部材SLTeとを含む。第1配線層は、第1部分と、第2部分と、接続部分と、第1部分と第2部分との間に設けられ、接続部分に接続され、第1部材により、一部が分断された第3部分とを含む。第3部分に設けられた第1テラスと第2配線層の第3部分に設けられた第2テラスは、第3方向に並んで配置される。
【選択図】図14
特許請求の範囲【請求項１】
複数の絶縁層と第１配線層及び前記第１配線層の上方に設けられた第２配線層を含む複数の配線層とが第１方向に１層ずつ交互に積層された第１積層体と、
前記第１方向に延伸し、第１領域及び第２領域において各々が前記第１積層体を通過する複数のメモリピラーと、
前記第１方向に延伸し、前記第１方向と交差する第２方向における前記第１領域と前記第２領域との間に位置する第３領域に設けられ、前記複数の配線層にそれぞれ含まれる複数のテラスにそれぞれ接続された複数のコンタクトプラグと、
前記第２方向に延伸し、前記第３領域において前記複数の配線層の各々の一部を前記第１方向及び前記第２方向と交差する第３方向に分断し、前記第２方向に複数に分断される第１部材と
を備え、
前記第１配線層及び前記第２配線層の各々は、
少なくとも一部が前記第１領域に含まれる第１部分と、
少なくとも一部が前記第２領域に含まれる第２部分と、
前記第１部分と前記第２部分とを接続し、前記第２方向に延伸する接続部分と、
前記第２方向における前記第１部分と前記第２部分との間に設けられ、前記第３方向において前記接続部分に接続された第３部分と
を含み、
前記第１配線層に含まれる前記第３部分の一部が、前記第１部材により前記第３方向に分断され、
前記複数のテラスは、前記第１配線層の前記第３部分に設けられた第１テラス及び前記第２配線層の前記第３部分に設けられた第２テラスを含み、
前記第１テラス及び前記第２テラスは、前記第３方向に並んで配置される、
半導体記憶装置。
続きを表示（約 710 文字）【請求項２】
前記第１積層体は、前記第３領域において前記第１方向に突出した突出部を含み、
前記第１配線層の前記第３部分及び前記第２配線層の前記第３部分は、前記突出部に含まれる、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１部材が分断された分断部分が前記突出部に設けられる、
請求項２に記載の半導体記憶装置。
【請求項４】
前記第３方向における前記第１テラスと前記第１配線層の前記接続部分との間で、前記第１部材が前記第２方向に延伸する、
請求項１に記載の半導体記憶装置。
【請求項５】
複数の絶縁層と複数の配線層とが第１方向に１層ずつ交互に積層された第１積層体と、
前記第１方向に延伸し、第１領域及び第２領域において各々が前記第１積層体を通過する複数のメモリピラーと、
前記第１方向に延伸し、前記第１方向と交差する第２方向における前記第１領域と前記第２領域との間に位置する第３領域に設けられ、前記複数の配線層にそれぞれ接続された複数のコンタクトプラグと、
前記第２方向に延伸し、前記第１領域及び前記第２領域において前記複数の配線層の各々を前記第１方向及び前記第２方向と交差する第３方向に分断し、前記第３領域において前記複数の配線層の各々の一部を前記第３方向に分断し、前記第２方向に複数に分断される第１部材と
を備え、
前記第１積層体は、前記第３領域において前記第１方向に突出した突出部を含み、
前記突出部に前記第１部材が分断された分断部分が設けられる、
半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
半導体記憶装置の１つとして、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－４４４６号公報
米国特許公開公報第２０１８／００７６２１１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態では、チップ面積の増加を抑制できる半導体記憶装置が提供される。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、複数の絶縁層と第１配線層及び第１配線層の上方に設けられた第２配線層を含む複数の配線層とが第１方向に１層ずつ交互に積層された第１積層体と、第１方向に延伸し、第１領域及び第２領域において各々が第１積層体を通過する複数のメモリピラーと、第１方向に延伸し、第１方向と交差する第２方向における第１領域と第２領域との間に位置する第３領域に設けられ、複数の配線層にそれぞれ含まれる複数のテラスにそれぞれ接続された複数のコンタクトプラグと、第２方向に延伸し、第３領域において複数の配線層の各々の一部を第１方向及び第２方向と交差する第３方向に分断し、第２方向に複数に分断される第１部材とを含む。第１配線層及び第２配線層の各々は、少なくとも一部が第１領域に含まれる第１部分と、少なくとも一部が第２領域に含まれる第２部分と、第１部分と第２部分とを接続し、第２方向に延伸する接続部分と、第２方向における第１部分と第２部分との間に設けられ、第３方向において接続部分に接続された第３部分とを含む。第１配線層に含まれる第３部分の一部が、第１部材により第３方向に分断される。複数のテラスは、第１配線層の第３部分に設けられた第１テラス及び第２配線層の第３部分に設けられた第２テラスを含む。第１テラス及び第２テラスは、第３方向に並んで配置される。
【図面の簡単な説明】
【０００６】
一実施形態に係る半導体記憶装置の全体構成を示すブロック図。
一実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。
一実施形態に係る半導体記憶装置の貼合構造の概要を示す斜視図。
一実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図。
図４の領域ＥＲを拡大した平面図。
図５に示すＶ１－Ｖ１線に沿ったメモリ領域ＭＡの断面図。
図６のＶ２－Ｖ２線に沿った断面図。
一実施形態に係る半導体記憶装置の備える引出領域、並びにその近傍のメモリ領域の平面図。
一実施形態に係る半導体記憶装置の備えるコンタクト領域におけるテラスの配置の一例を示す概念図。
図８のＶ３－Ｖ３線に沿った断面図。
図８のＶ４－Ｖ４線に沿った断面図。
図８のＶ５－Ｖ５線に沿った断面図。
図１１及び図１２のＶ６－Ｖ６線に沿ったＸＹ平面の断面図。
一実施形態に係る半導体記憶装置の備える突出部近傍の平面及び断面を示す図。
一実施形態に係る半導体記憶装置の備える引出領域の製造工程を示す引出領域及びその近傍領域の平面図。
図１５のＶ３－Ｖ３線に沿った断面図。
図１５のＶ４－Ｖ４線に沿った断面図。
一実施形態に係る半導体記憶装置の備える引出領域の製造工程を示す引出領域及びその近傍領域の平面図。
図１８のＶ４－Ｖ４線に沿った断面図。
一実施形態に係る半導体記憶装置の備える引出領域の製造工程を示す引出領域及びその近傍領域の平面図。
図２０のＶ４－Ｖ４線に沿った断面図。
一実施形態に係る半導体記憶装置の備える引出領域の製造工程を示す引出領域及びその近傍領域の平面図。
図２２のＶ４－Ｖ４線に沿った断面図。
一実施形態に係る半導体記憶装置の備える引出領域の製造工程を示す引出領域及びその近傍領域の平面図。
図２４のＶ３－Ｖ３線に沿った断面図。
第１変形例に係る半導体記憶装置の備える引出領域、並びにその近傍のメモリ領域の平面図。
図２６のＶ３－Ｖ３線に沿った断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。
【０００８】
実施形態に係る半導体記憶装置１について説明する。以下では、半導体記憶装置１として、メモリセルトランジスタが三次元に配置された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１構成
１．１半導体記憶装置の全体構成
まず、図１を参照して、半導体記憶装置１の全体構成の一例について説明する。図１は、半導体記憶装置１の全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
【００１０】
図１に示すように、半導体記憶装置１は、アレイチップ１０と、回路チップ２０とを含む。半導体記憶装置１は、アレイチップ１０と回路チップ２０とを貼り合わせた構造である（以下、「貼合構造」と表記する）。なお、半導体記憶装置１は、貼合構造を有していなくてもよい。半導体記憶装置１は、半導体基板上に回路及びメモリセルアレイが形成された構造であってもよい。
（【００１１】以降は省略されています）

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