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公開番号2025144014
公報種別公開特許公報(A)
公開日2025-10-02
出願番号2024043567
出願日2024-03-19
発明の名称半導体装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 43/50 20230101AFI20250925BHJP()
要約【課題】好適に製造可能な半導体装置を提供する。
【解決手段】半導体装置は、第1方向(X)及び第2方向(Y)に並ぶ複数のダイ領域を含む第1ウェハと、第1ウェハ上のデバイス領域に設けられ、積層方向(Z)に交互に積層された複数の導電層及び複数の絶縁層と、第1ウェハ上のエッジ領域に設けられ、積層方向に並ぶ複数の第1の層及び複数の第2の層と、を備える。複数のダイ領域のうちデバイス領域内に位置する複数の第1ダイ領域は、複数の導電層の一部が設けられたテラス領域をそれぞれ含む。複数のダイ領域のうち複数の第2ダイ領域が積層方向に見てエッジ領域と重なる領域内で、複数の第1ダイ領域がそれぞれテラス領域の少なくとも一部領域を含む位置に対応する複数の第2ダイ領域内の位置に積層方向に並んで設けられた複数の第1の層の数は、テラス領域の少なくとも一部領域を含む位置に設けられて積層方向に並ぶ複数の導電層の数よりも大きい。
【選択図】図23
特許請求の範囲【請求項１】
第１方向、及び、前記第１方向と交差する第２方向に並ぶ複数のダイ領域を含む第１ウェハと、
前記第１ウェハの外縁から所定の距離の範囲外にある前記第１ウェハ上のデバイス領域に設けられ、前記第１方向及び前記第２方向と交差する積層方向に交互に積層された複数の導電層及び複数の絶縁層と、
前記第１ウェハの前記外縁から前記所定の距離の範囲内にある前記第１ウェハ上のエッジ領域に設けられ、前記複数の導電層に対応して前記積層方向に並ぶ複数の第１の層、及び、前記複数の絶縁層に対応して前記積層方向に並ぶ複数の第２の層と、を備え、
前記複数のダイ領域のうち前記デバイス領域内に位置する複数の第１ダイ領域は、前記複数の導電層の一部が設けられ、他の一部が設けられていないテラス領域をそれぞれ含み、
前記複数のダイ領域のうち複数の第２ダイ領域が前記積層方向に見て前記エッジ領域と重なる領域内で、前記複数の第１ダイ領域がそれぞれ前記テラス領域の少なくとも一部領域を含む位置に対応する前記複数の第２ダイ領域内の位置に前記積層方向に並んで設けられた前記複数の第１の層の数は、前記テラス領域の少なくとも一部領域を含む前記位置に設けられて前記積層方向に並ぶ前記複数の導電層の数よりも大きい
半導体装置。
続きを表示（約 2,500 文字）【請求項２】
前記複数の第１ダイ領域は、
前記第１方向に離間し、前記積層方向に延伸し、前記複数の導電層とそれぞれ対向する第１半導体柱及び第２半導体柱と、
前記複数の導電層及び前記第１半導体柱の間に設けられた第１電荷蓄積膜と、
前記複数の導電層及び前記第２半導体柱の間に設けられた第２電荷蓄積膜と
を備え、
前記複数の導電層の少なくとも一部は、
前記第１半導体柱と対向する第１電極部と、
前記第２半導体柱と対向する第２電極部と、
前記第１電極部及び前記第２電極部の間の前記テラス領域に設けられたテラス部と、
前記テラス部と前記第２方向に並んで前記第１電極部及び前記第２電極部の間に設けられ、前記第１電極部及び前記第２電極部を接続する接続部と
を備える請求項１記載の半導体装置。
【請求項３】
前記積層方向に並ぶ第１構造及び第２構造が前記デバイス領域に設けられ、
前記第１構造は、前記積層方向に交互に積層された前記複数の導電層の一部、及び、前記複数の絶縁層の一部と、前記積層方向に延伸し前記複数の導電層の前記一部と対向する第１サブ半導体柱と、を含み、
前記第２構造は、前記積層方向に交互に積層された前記複数の導電層の他の一部、及び、前記複数の絶縁層の他の一部と、前記積層方向に延伸し前記複数の導電層の前記他の一部と対向し前記第１サブ半導体柱に電気的に接続された第２サブ半導体柱と、を含み、
前記複数の導電層の前記一部に対応する前記複数の第１の層の一部と、前記複数の絶縁層の前記一部に対応する前記複数の第２の層の一部と、を含む第３構造と、
前記複数の導電層の前記他の一部に対応する前記複数の第１の層の他の一部と、前記複数の絶縁層の前記他の一部に対応する前記複数の第２の層の他の一部と、を含む第４構造と
が前記エッジ領域に設けられ、
前記テラス領域に設けられた前記複数の導電層の前記一部、及び、前記複数の導電層の前記他の一部のテラス部は、前記積層方向の一方側から見て、前記複数の導電層のいずれとも重ならず、
前記複数の第２ダイ領域内の前記位置に設けられた前記複数の第１の層の前記一部のテラス部は、前記積層方向の前記一方側から見て、前記複数の第１の層の前記他の一部のいずれかの層と重なる
請求項１記載の半導体装置。
【請求項４】
前記積層方向に並ぶ第１構造及び第２構造が前記デバイス領域に設けられ、
前記第１構造は、前記積層方向に交互に積層された前記複数の導電層の一部、及び、前記複数の絶縁層の一部と、前記積層方向に延伸し前記複数の導電層の前記一部と対向する第１サブ半導体柱と、を含み、
前記第２構造は、前記積層方向に交互に積層された前記複数の導電層の他の一部、及び、前記複数の絶縁層の他の一部と、前記積層方向に延伸し前記複数の導電層の前記他の一部と対向し前記第１サブ半導体柱に電気的に接続された第２サブ半導体柱と、を含み、
前記複数の導電層の前記一部に対応する前記複数の第１の層の一部と、前記複数の絶縁層の前記一部に対応する前記複数の第２の層の一部と、を含む第３構造と、
前記複数の導電層の前記他の一部に対応する前記複数の第１の層の他の一部と、前記複数の絶縁層の前記他の一部に対応する前記複数の第２の層の他の一部と、を含む第４構造と
が前記エッジ領域に設けられ、
前記テラス領域に設けられた前記複数の導電層の前記一部、及び、前記複数の導電層の前記他の一部のテラス部は、前記積層方向の一方側から見て、前記複数の導電層のいずれとも重ならず、
前記複数の第２ダイ領域内の前記位置に設けられた前記複数の第１の層の前記一部、及び、前記複数の第１の層の前記他の一部のテラス部は、前記積層方向の前記一方側から見て、前記複数の第１の層のいずれとも重ならない
請求項１記載の半導体装置。
【請求項５】
第１方向、及び、前記第１方向と交差する第２方向に並ぶ複数のダイ領域を含む第１ウェハと、
前記第１ウェハの外縁から所定の距離の範囲外にある前記第１ウェハ上のデバイス領域に設けられ、前記第１方向及び前記第２方向と交差する積層方向に交互に積層された複数の導電層及び複数の絶縁層と、
前記第１ウェハの前記外縁から前記所定の距離の範囲内にある前記第１ウェハ上のエッジ領域に設けられ、前記複数の導電層に対応して前記積層方向に並ぶ複数の第１の層、及び、前記複数の絶縁層に対応して前記積層方向に並ぶ複数の第２の層と、を備え、
前記複数のダイ領域のうち前記デバイス領域内に位置する複数の第１ダイ領域は、前記第１方向又は前記第２方向に並び、前記第２方向に交互に並ぶ複数のフィンガー構造及び複数のフィンガー間構造と、前記積層方向から見て前記複数のフィンガー構造及び前記複数のフィンガー間構造と重なる位置に設けられたソース線と、をそれぞれ備える第１プレーン領域及び第２プレーン領域をそれぞれ含み、
前記複数のフィンガー構造は、それぞれ、前記複数の導電層及び前記複数の絶縁層と、前記積層方向に延伸し、前記複数の導電層と対向し、前記ソース線に共通に接続された複数の半導体柱と、を備え、
前記第１プレーン領域及び前記第２プレーン領域の間で、前記複数の導電層、前記複数の絶縁層及び前記ソース線が前記第１方向又は前記第２方向に分断され、
前記複数のダイ領域のうち複数の第２ダイ領域が前記積層方向に見て前記エッジ領域と重なる領域内で、前記複数の第１ダイ領域がそれぞれ前記第１プレーン領域及び前記第２プレーン領域を含む位置に対応する前記複数の第２ダイ領域内の位置をそれぞれ第１領域及び第２領域としたとき、
前記第１領域及び前記第２領域は、それぞれ、前記複数の第１の層及び前記複数の第２の層を備え、
前記第１領域及び前記第２領域の間で、前記複数の第１の層及び前記複数の第２の層の少なくとも一部が連続する
半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
続きを表示（約 4,700 文字）【背景技術】
【０００２】
積層方向に交互に積層された複数の導電層及び複数の絶縁層と、積層方向に延伸し複数の導電層に対向する半導体層と、複数の導電層と半導体層との間に設けられたゲート絶縁膜と、を備える半導体装置が知られている。ゲート絶縁膜は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積膜やフローティングゲート等の導電性の電荷蓄積膜等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－６０７０４号公報
特開２０２３－１３７３９５号公報
特開２０２２－１０４０２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適に製造可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体装置は、第１方向、及び、第１方向と交差する第２方向に並ぶ複数のダイ領域を含む第１ウェハと、第１ウェハの外縁から所定の距離の範囲外にある第１ウェハ上のデバイス領域に設けられ、第１方向及び第２方向と交差する積層方向に交互に積層された複数の導電層及び複数の絶縁層と、第１ウェハの外縁から所定の距離の範囲内にある第１ウェハ上のエッジ領域に設けられ、複数の導電層に対応して積層方向に並ぶ複数の第１の層、及び、複数の絶縁層に対応して積層方向に並ぶ複数の第２の層と、を備える。複数のダイ領域のうちデバイス領域内に位置する複数の第１ダイ領域は、複数の導電層の一部が設けられ、他の一部が設けられていないテラス領域をそれぞれ含む。複数のダイ領域のうち複数の第２ダイ領域が積層方向に見てエッジ領域と重なる領域内で、複数の第１ダイ領域がそれぞれテラス領域の少なくとも一部領域を含む位置に対応する複数の第２ダイ領域内の位置に積層方向に並んで設けられた複数の第１の層の数は、テラス領域の少なくとも一部領域を含む位置に設けられて積層方向に並ぶ複数の導電層の数よりも大きい。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の構成を示す模式的な斜視図である。
同半導体記憶装置の構成を示す模式的な分解斜視図である。
同半導体記憶装置の一部の構成を示す模式的な下面図である。
同半導体記憶装置の一部の構成を示す模式的な下面図である。
同半導体記憶装置の一部の構成を示す模式的な下面図である。
同半導体記憶装置の一部の構成を示す模式的な下面図である。
同半導体記憶装置の一部の構成を示す模式的な下面図である。
同半導体記憶装置の一部の構成を示す模式的な下面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
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同半導体記憶装置の一部の構成を示す模式的な断面図である。
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同半導体記憶装置の一部の構成を示す模式的な下面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な下面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な下面図である。
同製造方法について説明するための模式的な下面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
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同製造方法について説明するための模式的な斜視図である。
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同製造方法について説明するための模式的な断面図である。
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同製造方法について説明するための模式的な断面図である。
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比較例に係る半導体記憶装置について説明するための模式的な断面図である。
比較例に係る半導体記憶装置について説明するための模式的な断面図である。
比較例に係る半導体記憶装置について説明するための模式的な断面図である。
比較例に係る半導体記憶装置について説明するための模式的な断面図である。
第１実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
第１実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
第１実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第４実施形態に係る製造方法について説明するための模式的な斜視図である。
第４実施形態に係る製造方法について説明するための模式的な断面図である。
第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【０００９】
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
【００１０】
また、本明細書においては、基板の表面と交差する方向を積層方向と呼ぶ場合がある。また、積層方向と交差する所定の面に沿った方向を第１方向、この面に沿って第１方向と交差する方向を第２方向と呼ぶことがある。積層方向は、Ｚ方向と一致していても良いし、一致していなくても良い。また、第１方向及び第２方向は、Ｘ方向及びＹ方向のいずれかと対応していても良いし、対応していなくても良い。
（【００１１】以降は省略されています）

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