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公開番号2025143027
公報種別公開特許公報(A)
公開日2025-10-01
出願番号2024042705
出願日2024-03-18
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/50 20230101AFI20250924BHJP()
要約【課題】メモリデバイスの製造コストを抑制する。
【解決手段】実施形態のメモリデバイスは、基板W1と、複数の導電体層22と、複数のピラーMPと、複数の第1コンタクトCCとを含む。複数の導電体層は、基板の上方で第1方向に並んでいる。複数のピラーの各々は、第1方向に延伸して設けられる。複数のピラーの各々と複数の導電体層とが交差する部分は、メモリセルとして機能する。複数の第1コンタクトは、複数の導電体層のうちの対応する導電体層にそれぞれ電気的に接続される。複数の第1コンタクトの各々は、第1方向に延伸して設けられ、且つ基板の表面と平行な断面において、対応する導電体層に囲まれつつ局所的な部分BPで対応する導電体層と電気的に接続された第1導電部材50を有する。
【選択図】図10

特許請求の範囲【請求項１】
基板と、
前記基板の上方で第１方向に並んだ複数の導電体層と、
各々が前記第１方向に延伸して設けられ、前記複数の導電体層と交差する部分がメモリセルとして機能する複数のピラーと、
前記複数の導電体層のうちの対応する導電体層にそれぞれ電気的に接続された複数の第１コンタクトと、を備え、
前記複数の第１コンタクトの各々は、前記第１方向に延伸して設けられ、且つ前記対応する導電体層を含む前記基板の表面と平行な断面において、外縁が前記対応する導電体層に囲まれつつ前記対応する導電体層と前記外縁の局所的な部分で電気的に接続された第１導電部材を有する、
メモリデバイス。
続きを表示（約 530 文字）【請求項２】
前記複数の第１コンタクトの各々は、前記部分を除いて前記第１導電部材の側面を覆う第１絶縁膜をさらに有する、
請求項１に記載のメモリデバイス。
【請求項３】
基板と、
前記基板の上方で第１方向に並んだ複数の導電体層と、
各々が前記第１方向に延伸して設けられ、前記複数の導電体層と交差する部分がメモリセルとして機能する複数のピラーと、
各々が前記第１方向に延伸し、且つ前記複数の導電体層を貫通して設けられ、前記複数の導電体層のうちの対応する導電体層にそれぞれ電気的に接続された複数の第１コンタクトと、を備える、
メモリデバイス。
【請求項４】
前記複数の第１コンタクトの各々は、前記第１方向に延伸して設けられ、前記対応する導電体層と電気的に接続された第１導電部材と、前記第１導電部材と前記対応する導電体層との接続部分を除いて前記第１導電部材の側面を覆う第１絶縁膜とを有する、
請求項３に記載のメモリデバイス。
【請求項５】
前記複数の第１コンタクトは、互いに同じ層数の前記複数の導電体層を貫通して設けられる、
請求項３に記載のメモリデバイス。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１０－１９２６４６号公報
特開２０１５－０５６４５２号公報
特開２０２１－１５０４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの製造コストを抑制する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、基板と、複数の導電体層と、複数のピラーと、複数の第１コンタクトとを含む。複数の導電体層は、基板の上方で第１方向に並んでいる。複数のピラーの各々は、第１方向に延伸して設けられる。複数のピラーの各々と複数の導電体層とが交差する部分は、メモリセルとして機能する。複数の第１コンタクトは、前記複数の導電体層のうちの対応する導電体層にそれぞれ電気的に接続される。複数の第１コンタクトの各々は、第１方向に延伸して設けられ、且つ前記対応する導電体層を含む基板の表面と平行な断面において、外縁が対応する導電体層に囲まれつつ対応する導電体層と外縁の局所的な部分で電気的に接続された第１導電部材を有する。
【図面の簡単な説明】
【０００６】
実施形態に係るメモリデバイスを備えるメモリシステムの全体構成の一例を示すブロック図。
実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
実施形態に係るメモリデバイスの外観の一例を示す斜視図。
実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
実施形態に係るメモリデバイスが備えるメモリセルアレイのメモリ領域における断面構造の一例を示す断面図。
実施形態に係るメモリデバイスが備えるメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。
実施形態に係るメモリデバイスが備えるメモリセルアレイのコンタクト領域及びＰＮコンタクト領域における断面構造の一例を示す断面図。
実施形態に係るメモリデバイスが備える導通前のコンタクトの断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図。
実施形態に係るメモリデバイスが備えるＰＮコンタクトの断面構造の一例を示す、図７のＩＸ－ＩＸ線に沿った断面図。
実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
実施形態に係るメモリデバイスが備える導通後のコンタクトの断面構造の一例を示す、図１０のＸＩ－ＸＩ線に沿った断面図。
実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す断面図。
実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す断面図。
実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す断面図。
実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す断面図。
実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す断面図。
実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す断面図。
実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す断面図。
実施形態に係るメモリデバイスが備えるメモリセルアレイの製造過程における断面構造の一例を示す断面図。
実施形態に係るメモリデバイスが備える積層配線とコンタクトとの導通方法の一例を示すフローチャート。
実施形態に係るメモリデバイスが備える積層配線とコンタクトとの導通処理の具体例を示す模式図。
実施形態に係るメモリデバイスが備える積層配線とコンタクトとの導通処理の具体例を示す模式図。
実施形態に係るメモリデバイスが備える積層配線とコンタクトとの導通処理の具体例を示す模式図。
実施形態に係るメモリデバイスの読み出し動作において積層配線とコンタクトとＰＮコンタクトとに印加される電圧の一例を示す模式図。
第１変形例に係るメモリセルアレイのコンタクト領域における断面構造の一例を示す断面図。
第２変形例に係るメモリセルアレイのコンタクト領域及びＰＮコンタクト領域における断面構造の一例を示す断面図。
第３変形例に係るメモリデバイスの断面構造の一例を示す断面図。
第４変形例に係るメモリデバイスの断面構造の一例を示す断面図。
第５変形例に係るメモリデバイスの断面構造の一例を示す断面図。
第５変形例に係るメモリデバイスが備える２つの階層の境界部分におけるメモリピラーの詳細な断面構造の一例を示す断面図。
実施形態に係るメモリデバイスにおいて対向配置される２つの接合パッドの近傍の詳細な断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。平面図に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字や文字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
【０００８】
＜１＞構成
まず、実施形態に係るメモリデバイス１の構成について説明する。
【０００９】
＜１－１＞メモリデバイス１の全体構成
図１は、実施形態に係るメモリデバイス１を備えるメモリシステムの全体構成の一例を示すブロック図である。図１に示すように、メモリデバイス１は、外部のメモリコントローラ２によって制御される。メモリデバイス１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。メモリデバイス１は、例えば、メモリセルアレイ１０、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を含む。
【００１０】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（“ｎ”は、１以上の整数）を含む。ブロックＢＬＫは、複数のメモリセルの集合である。ブロックＢＬＫは、例えば、データの消去の単位に対応する。ブロックＢＬＫは、複数のページを含む。ページは、データの読み出し及び書き込みが実行される単位に対応する。図示が省略されているが、メモリセルアレイ１０には、複数のビット線ＢＬ０～ＢＬｍ（“ｍ”は１以上の整数）と、複数のワード線ＷＬとが設けられる。各メモリセルは、例えば、１つのビット線ＢＬと１つのワード線ＷＬとに関連付けられる。
（【００１１】以降は省略されています）

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