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公開番号2025145305
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024045412
出願日2024-03-21
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/40 20230101AFI20250926BHJP()
要約【課題】半導体記憶装置の歩留まりの低下を抑制する。
【解決手段】実施形態の半導体記憶装置は、メモリセルアレイ、第1部材W1、及び第1部材W1と交差する第1導電体部分30B-2を備え、メモリセルアレイは、ソース線、ソース線よりZ方向の一方側の複数のワード線、及びメモリピラーを有し、第1導電体部分30B-2は、ソース線と同層に含まれ、Z方向の他方側の面がソース線のZ方向の他方側の面と同等の高さを有し、第1部材W1は、複数のワード線を囲むようにZ方向に延伸し、第1導電体部分30B-2の他方側の面の第1高さよりZ方向の他方側に達し、Z方向に沿って一体的に設けられた第1コンタクトLI2と、第1コンタクトLI2の側面のうち、Z方向の一方側での第1コンタクトLI2の一端の第2高さから、Z方向の第1コンタクトLI2の他端よりZ方向の一方側の第3高さまでを覆う第1絶縁膜SP2と、を含む。
【選択図】図8
特許請求の範囲【請求項１】
第１領域、及び前記第１領域の外周を囲むように設けられた第２領域を有する基板と、
前記第１領域に設けられたメモリセルアレイと、
前記第２領域に設けられた第１部材と、
前記第２領域内で前記第１部材と交差するように設けられた第１導電体部分と、
を備え、
前記メモリセルアレイは、
前記基板の上方に設けられたソース線と、
前記基板の上方、かつ前記ソース線より前記基板の表面と交差する第１方向における一方側で、前記第１方向に互いに離れて設けられた複数のワード線と、
前記複数のワード線と交差するように前記第１方向に延伸して設けられ、前記第１方向の一端が前記ソース線と接続されたメモリピラーと、
を有し、
前記第１導電体部分は、前記ソース線と同層に含まれ、前記第１方向における他方側の面が前記ソース線の前記第１方向における前記他方側の面と同等の高さを有し、前記ソース線と互いに電気的に絶縁され、
前記第１部材は、
前記複数のワード線と互いに離間しつつ、少なくとも前記複数のワード線と前記第１方向における同等の範囲を前記複数のワード線を囲むように前記第１方向に延伸し、前記第１導電体部分の前記他方側の前記面の第１高さより前記第１方向における前記他方側に達し、前記第１方向に沿って一体的に設けられた第１コンタクトと、
前記第１コンタクトの側面のうち、前記第１方向における前記一方側での前記第１コンタクトの一端の第２高さから、前記第１方向における前記第１コンタクトの他端より前記第１方向における前記一方側の第３高さまでを覆い、前記第１方向における前記他方側の端部を前記第３高さで形成する第１絶縁膜と、
を含む、
半導体記憶装置。
続きを表示（約 1,200 文字）【請求項２】
前記基板は、第１チップ内に設けられ、
前記メモリセルアレイ、前記第１部材、及び前記第１導電体部分は、前記第１方向に前記第１チップと接する第２チップ内に設けられ、
前記第１チップ及び前記第２チップの境界領域に設けられる複数の第１接続パッドをさらに備える、
請求項１記載の半導体記憶装置。
【請求項３】
基板を含む第１チップと、
前記基板の表面と交差する第１方向に前記第１チップと接する第２チップと、
を備え、
前記第２チップは、
ソース線と、前記ソース線より下方で、前記第１方向に互いに離れて設けられた複数のワード線と、前記複数のワード線と交差するように前記第１方向に延伸して設けられ、上端が前記ソース線と接続されたメモリピラーと、を有するメモリセルアレイと、
前記複数のワード線内を前記基板の表面内の第２方向に延伸し、前記第２方向と交差する前記基板の表面内の第３方向に前記複数のワード線を分割する第１部材と
を含み、
前記第１部材は、
前記第１方向に延伸し、前記ソース線より上方に位置する部分を含む第１コンタクトと、
前記第１コンタクトの側面のうち、前記第１コンタクトの下端の高さから、前記ソース線の上面及び下面の間の第１高さまでを覆うように設けられた第１絶縁膜と、
を含む、
半導体記憶装置。
【請求項４】
前記第１コンタクトは、第１部分と、前記第１部分上に設けられた前記第１部分とは材料が異なる第２部分とを含み、
前記第２部分はシリコン層である、
請求項３記載の半導体記憶装置。
【請求項５】
第１領域、及び前記第１領域の外周を囲むように設けられた第２領域を有する基板を含む第１チップと、
前記基板の表面と交差する第１方向に前記第１チップと接する第２チップと、
を備え、
前記第２チップは、
ソース線と、前記ソース線より下方で、前記第１方向に互いに離れて設けられた複数のワード線と、前記複数のワード線と交差するように前記第１方向に延伸して設けられ、上端が前記ソース線と接続されたメモリピラーと、を前記第１領域内に有するメモリセルアレイと、
少なくとも前記複数のワード線と前記第１方向における同等の範囲を前記第１方向に延伸する第１コンタクトを含む第１部材と、
前記ソース線と同層に含まれ、上面が前記ソース線の上面と同等の高さを有し、前記ソース線と互いに電気的に絶縁された第１導電体部分と、
前記第２領域における、前記基板と平行な方向における前記複数のワード線及び前記第１部材より外周側に、上方からみて前記複数のワード線を囲むように設けられ、前記第１導電体部分の上面に接する第２部材と、
を含み、
前記第１コンタクトは、
前記ソース線の前記上面より上方に位置する部分を含む、
半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られる。ＮＡＮＤ型フラッシュメモリにおいては、高集積化及び大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１６０９２２号公報
特開２０２２－０５０２３３号公報
特開２０２２－１４７７４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の歩留まりの低下を抑制する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１領域、及び上記第１領域の外周を囲むように設けられた第２領域を有する基板と、上記第１領域に設けられたメモリセルアレイと、上記第２領域に設けられた第１部材と、上記第２領域内で上記第１部材と交差するように設けられた第１導電体部分と、を備え、上記メモリセルアレイは、上記基板の上方に設けられたソース線と、上記基板の上方、かつ上記ソース線より上記基板の表面と交差する第１方向における一方側で、上記第１方向に互いに離れて設けられた複数のワード線と、上記複数のワード線と交差するように上記第１方向に延伸して設けられ、上記第１方向の一端が上記ソース線と接続されたメモリピラーと、を有し、上記第１導電体部分は、上記ソース線と同層に含まれ、上記第１方向における他方側の面が上記ソース線の上記第１方向における上記他方側の面と同等の高さを有し、上記ソース線と互いに電気的に絶縁され、上記第１部材は、上記複数のワード線と互いに離間しつつ、少なくとも上記複数のワード線と上記第１方向における同等の範囲を上記複数のワード線を囲むように上記第１方向に延伸し、上記第１導電体部分の上記他方側の上記面の第１高さより上記第１方向における上記他方側に達し、上記第１方向に沿って一体的に設けられた第１コンタクトと、上記第１コンタクトの側面のうち、上記第１方向における上記一方側での上記第１コンタクトの一端の第２高さから、上記第１方向における上記第１コンタクトの他端より上記第１方向における上記一方側の第３高さまでを覆い、上記第１方向における上記他方側の端部を上記第３高さで形成する第１絶縁膜と、を含む。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係る半導体記憶装置の平面レイアウトの一例を示す平面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
第１実施形態に係る半導体記憶装置のメモリセルアレイの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。
第１実施形態に係る半導体記憶装置のメモリピラーの断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図。
第１実施形態に係る半導体記憶装置の回路領域及び壁領域における断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置の封止部及び部材の断面構造の一例を示す断面図。
第１実施形態に係る接続パッドの断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態の第１変形例に係る半導体記憶装置の平面レイアウトの一例を示す平面図。
第１実施形態の第１変形例に係る半導体記憶装置の封止部の断面構造の一例を示す、図２２のＸＸＩＩＩ－ＸＸＩＩＩ線に沿った断面図。
第１実施形態の第２変形例に係る半導体記憶装置の回路領域及び壁領域における断面構造の一例を示す断面図。
第１実施形態の第３変形例に係る半導体記憶装置の封止部の断面構造の一例を示す断面図。
第１実施形態の第３変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態の第３変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態の第３変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態の第３変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態の第４変形例に係る半導体記憶装置の封止部の断面構造の一例を示す断面図。
第１実施形態の第４変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第２実施形態に係る半導体記憶装置のメモリセルアレイの断面構造の一例を示す断面図。
第２実施形態に係る半導体記憶装置の回路領域及び壁領域における断面構造の一例を示す断面図。
第２実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第２実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第２実施形態の変形例に係る半導体記憶装置のメモリセルアレイの断面構造の一例を示す断面図。
第２実施形態の変形例に係る半導体記憶装置の回路領域及び壁領域における断面構造の一例を示す断面図。
第２実施形態の変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第２実施形態の変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
その他の実施形態に係る半導体記憶装置の平面レイアウトの一例を示す平面図。
その他の実施形態に係る半導体記憶装置の回路領域及び壁領域における断面構造の一例を示す、図４０のＸＬＩ－ＸＬＩ線に沿った断面図。
その他の実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【０００８】
１第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１構成
第１実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１メモリシステム
まず、メモリシステムの構成の例について、図１を用いて説明する。図１は、第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
（【００１１】以降は省略されています）

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