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公開番号2025145942
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024046465
出願日2024-03-22
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 43/40 20230101AFI20250926BHJP()
要約【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置10において、複数のパッド電極は、信号が入出力される第1パッド電極P_X(IO0)と、電圧が供給される第2、第3パッド電極P_X(VEXTQL)、P_X(VSS)と、を含む。半導体基板200には、第1、第2トランジスタTr11、12と、第1、第2ダイオードDio11、12と、領域Repcに配される電源クランプ回路と、が設けられる。複数のビアコンタクト電極CCのうち、第2パッド電極と重なる位置に設けられ、第1トランジスタ、第1ダイオード及び電源クランプ回路に電気的に接続されたものは、配線層d42に共通に接続されている。複数のビアコンタクト電極のうち、第3パッド電極と重なる位置に設けられ、第2トランジスタ、第2ダイオード及び電力クランプ回路に電気的に接続されたものは、配線層d43に共通に接続されている。
【選択図】図13
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板の表面と交差する積層方向に積層された複数の導電層と、
前記積層方向に延伸し、前記複数の導電層と対向する半導体柱と、
前記複数の導電層及び前記半導体柱の間に設けられた電荷蓄積膜と、
前記複数の導電層に対して前記積層方向の前記半導体基板と反対側に設けられた複数のパッド電極と、
前記半導体基板と前記複数の導電層との間に設けられた配線層と、
前記積層方向に延伸し、前記複数のパッド電極及び前記配線層の間に設けられ、前記複数のパッド電極及び前記配線層に含まれる配線に電気的に接続された複数のビアコンタクト電極と
を備え、
前記複数のパッド電極は、
入力信号が入力又は出力信号が出力される第１パッド電極と、
第１電圧が供給される第２パッド電極と、
前記第１電圧と異なる第２電圧が供給される第３パッド電極と
を含み、
前記半導体基板に、
前記第１パッド電極及び前記第２パッド電極に電気的に接続された第１トランジスタ及び第１ダイオードと、
前記第１パッド電極及び前記第３パッド電極に電気的に接続された第２トランジスタ及び第２ダイオードと、
前記第２パッド電極及び前記第３パッド電極に電気的に接続されたクランプ回路と
が設けられ、
前記複数のビアコンタクト電極は、
前記積層方向から見て前記第１パッド電極と重なる位置に設けられ、前記第１パッド電極に電気的に接続された第１ビアコンタクト電極と、
前記積層方向から見て前記第２パッド電極と重なる位置に設けられ、前記第２パッド電極及び前記第１トランジスタに電気的に接続された第２ビアコンタクト電極と、
前記積層方向から見て前記第２パッド電極と重なる位置に設けられ、前記第２パッド電極及び前記第１ダイオードに電気的に接続された第３ビアコンタクト電極と、
前記積層方向から見て前記第２パッド電極と重なる位置に設けられ、前記第２パッド電極及び前記クランプ回路に電気的に接続された第４ビアコンタクト電極と、
前記積層方向から見て前記第３パッド電極と重なる位置に設けられ、前記第３パッド電極及び前記第２トランジスタに電気的に接続された第５ビアコンタクト電極と、
前記積層方向から見て前記第３パッド電極と重なる位置に設けられ、前記第３パッド電極及び前記第２ダイオードに電気的に接続された第６ビアコンタクト電極と、
前記積層方向から見て前記第３パッド電極と重なる位置に設けられ、前記第３パッド電極及び前記クランプ回路に電気的に接続された第７ビアコンタクト電極と
を含み、
前記配線層は、
前記第２ビアコンタクト電極、前記第３ビアコンタクト電極及び前記第４ビアコンタクト電極に共通に接続された第１配線と、
前記第５ビアコンタクト電極、前記第６ビアコンタクト電極及び前記第７ビアコンタクト電極に共通に接続された第２配線と
を備える半導体記憶装置。
続きを表示（約 1,300 文字）【請求項２】
前記配線層は、前記第１ビアコンタクト電極、前記第１トランジスタ、前記第１ダイオード、前記第２トランジスタ及び前記第２ダイオードに共通に接続された第３配線を更に備え、
前記第１トランジスタ及び前記第１ダイオードは、前記第１配線及び前記第３配線の間に並列に接続され、
前記第２トランジスタ及び前記第２ダイオードは、前記第２配線及び前記第３配線の間に並列に接続される
請求項１記載の半導体記憶装置。
【請求項３】
前記第１トランジスタは、ＮチャネルＭＯＳトランジスタ又はＰチャネルＭＯＳトランジスタであり、
前記第２トランジスタは、ＮチャネルＭＯＳトランジスタである
請求項１記載の半導体記憶装置。
【請求項４】
前記積層方向から見て、前記第１トランジスタよりも前記第１ダイオードの方が、前記第１ビアコンタクト電極の近くに設けられている
請求項１記載の半導体記憶装置。
【請求項５】
前記積層方向から見て、前記第１トランジスタよりも前記第１ダイオードの方が、前記クランプ回路の近くに設けられている
請求項１記載の半導体記憶装置。
【請求項６】
前記クランプ回路は、
ダイオードで構成される、
請求項１記載の半導体記憶装置。
【請求項７】
前記クランプ回路は、
ＲＣＴＭＯＳ（Resistance Capacitor Triggered Metal Oxide Semiconductor）回路で構成される、
請求項１記載の半導体記憶装置。
【請求項８】
前記第１ビアコンタクト電極と、前記第１トランジスタとの間に、電気的に直列に接続された抵抗を含む、
請求項１記載の半導体記憶装置。
【請求項９】
前記第１パッド電極、前記第２パッド電極、及び前記第３パッド電極は、
前記積層方向と交差する第１方向に、前記第３パッド電極、前記第１パッド電極、及び前記第２パッド電極の順に並んで設けられている
請求項１記載の半導体記憶装置。
【請求項１０】
複数の貼合電極を介して互いに接続された第１半導体チップ及び第２半導体チップを備え、
前記第１半導体チップは、
前記半導体基板と、
前記複数の貼合電極の一部である複数の第１貼合電極と
を備え、
前記複数の導電層と、
前記第２半導体チップは、
前記半導体柱と、
前記電荷蓄積膜と、
前記複数のパッド電極と、
前記複数のビアコンタクト電極と、
前記複数の貼合電極の他の一部である複数の第２貼合電極と
を備え、
前記第１半導体チップ及び前記第２半導体チップは、前記複数の第１貼合電極が前記複数の第２貼合電極と対向する様に配置される
請求項１記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
半導体基板と、この半導体基板の表面と交差する積層方向に積層された複数の導電層と、これら複数の導電層に対向する半導体柱と、導電層及び半導体柱の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積膜やフローティングゲート等の導電性の電荷蓄積膜等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２２／０２８５３３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、半導体基板と、半導体基板の表面と交差する積層方向に積層された複数の導電層と、積層方向に延伸し複数の導電層と対向する半導体柱と、複数の導電層及び半導体柱の間に設けられた電荷蓄積膜と、複数の導電層に対して積層方向の半導体基板と反対側に設けられた複数のパッド電極と、半導体基板と複数の導電層との間に設けられた配線層と、積層方向に延伸し、複数のパッド電極及び配線層の間に設けられ、複数のパッド電極及び配線層に含まれる配線に電気的に接続された複数のビアコンタクト電極と、を備える。
【０００６】
複数のパッド電極は、入力信号が入力又は出力信号が出力される第１パッド電極と、第１電圧が供給される第２パッド電極と、第１電圧と異なる第２電圧が供給される第３パッド電極と、を含む。
【０００７】
半導体基板には、第１パッド電極及び第２パッド電極に電気的に接続された第１トランジスタ及び第１ダイオードと、第１パッド電極及び第３パッド電極に電気的に接続された第２トランジスタ及び第２ダイオードと、第２パッド電極及び第３パッド電極に電気的に接続されたクランプ回路と、が設けられている。
【０００８】
複数のビアコンタクト電極は、第１ビアコンタクト電極と、第２ビアコンタクト電極と、第３ビアコンタクト電極と、第４ビアコンタクト電極と、第５ビアコンタクト電極と、第６ビアコンタクト電極と、第７ビアコンタクト電極と、を含む。第１ビアコンタクト電極は、積層方向から見て第１パッド電極と重なる位置に設けられ、第１パッド電極に電気的に接続されている。第２ビアコンタクト電極は、積層方向から見て第２パッド電極と重なる位置に設けられ、第２パッド電極及び第１トランジスタに電気的に接続されている。第３ビアコンタクト電極は、積層方向から見て第２パッド電極と重なる位置に設けられ、第２パッド電極及び第１ダイオードに電気的に接続されている。第４ビアコンタクト電極は、積層方向から見て第２パッド電極と重なる位置に設けられ、第２パッド電極及びクランプ回路に電気的に接続されている。第５ビアコンタクト電極は、積層方向から見て第３パッド電極と重なる位置に設けられ、第３パッド電極及び第２トランジスタに電気的に接続されている。第６ビアコンタクト電極は、積層方向から見て第３パッド電極と重なる位置に設けられ、第３パッド電極及び第２ダイオードに電気的に接続されている。第７ビアコンタクト電極は、積層方向から見て第３パッド電極と重なる位置に設けられ、第３パッド電極及びクランプ回路に電気的に接続されている。
【０００９】
配線層は、第２ビアコンタクト電極、第３ビアコンタクト電極及び第４ビアコンタクト電極に共通に接続された第１配線と、第５ビアコンタクト電極、第６ビアコンタクト電極及び第７ビアコンタクト電極に共通に接続された第２配線と、を備える。
【図面の簡単な説明】
【００１０】
メモリダイＭＤの一部の構成を示す模式的な回路図である。
周辺回路ＰＣの一部の構成を示す模式的な回路図である。
第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。
第１実施形態に係る複数の外部パッド電極の配置を模式的に示す平面図である。
メモリダイＭＤの構成を示す模式的な回路図である。
メモリダイＭＤの一部の構成を示す模式的な回路図である。
メモリダイＭＤの一部の構成を示す模式的な回路図である。
メモリダイＭＤの一部の構成を示す模式的な断面図である。
メモリダイＭＤの一部の構成を示す模式的な断面図である。
チップＣ
Ｍ
の一部の構成を示す模式的な断面図である。
第１実施形態に係る保護回路を含む半導体記憶装置の構成を示す模式的な回路図である。
第１実施形態に係る保護回路を含む半導体記憶装置を示す模式的なレイアウト図である。
図１１に示す回路図の構成を模式的に示す斜視図である。
図１１に示す回路図の構成を模式的に示す斜視図である。
図１２に示す回路図の構成を模式的に示す斜視図である。
比較例に係る保護回路を含む半導体記憶装置の構成を示す模式的な回路図である。
比較例に係る保護回路を含む半導体記憶装置を示す模式的なレイアウト図である。
図１６に示す回路図の構成を模式的に示す斜視図である。
第１実施形態に係るＥＳＤ電流Ｉ
ｅｓｄ
が流れる経路を示す模式的な回路図である。
第１実施形態に係るＥＳＤ電流Ｉ
ｅｓｄ
が流れる経路を示す回路図の構成を模式的に示す斜視図である。
第２実施形態に係る保護回路を含む半導体記憶装置の回路構成を示す模式的なレイアウト図である。
第２実施形態に係る保護回路を含む半導体記憶装置の回路構成を模式的に示す斜視図である。
第２実施形態に係る保護回路を含む半導体記憶装置の構成を示す模式的な回路図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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