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公開番号2025146515
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024047340
出願日2024-03-22
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 43/40 20230101AFI20250926BHJP()
要約【課題】高集積化が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置において、半導体基板200には、Y方向の正側から負側にかけて3つのワード線スイッチWLSW(2)、WLSW(1)、WLSW(2)を構成する半導体領域203が形成されている。半導体領域203の上面には、X方向に延伸する3つの電極gcが設けられている。電極gcは、半導体領域203の上面に設けられたゲート絶縁層204と、ゲート絶縁層204の上面に設けられたゲート電極206と、ゲート絶縁層204及びゲート電極206のY方向の両側面に設けられたゲート絶縁膜205と、を備える。ビアコンタクト電極C41,C31,C21,C11,CS1及び接続部d31,d21,d11,d01が、配線CGIから半導体領域203のソース領域と重なる第1領域R_CGIまで真下又は略真下に接続する。
【選択図】図17
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板の一方側の面に設けられ、第１方向及び前記第１方向と交差する第２方向に並ぶ複数のトランジスタと、
前記半導体基板に対して前記第１方向及び前記第２方向と交差する第３方向の前記一方側に設けられ、前記第３方向に並ぶ複数の導電層を有する積層体と、
前記半導体基板と前記積層体との間に設けられ、前記複数の導電層と前記複数のトランジスタとを接続する複数の配線層と、
を備え、
前記第３方向から見て前記複数のトランジスタが配置される第１回路領域と、前記第３方向から見て前記第１回路領域と重なり、前記第１回路領域よりも前記第１方向の幅が小さいフックアップ領域と、を有し、
前記積層体は、前記第２方向に並んだ第１積層構造及び第２積層構造を有し、前記第１積層構造は、前記第３方向に並ぶ複数の第１導電層を有し、前記第２積層構造は、前記第３方向に並ぶ複数の第２導電層を有し、
前記複数のトランジスタは、前記第１方向に並ぶ複数の第１トランジスタ及び複数の第２トランジスタを含み、
前記複数の配線層は、前記複数の第１導電層と前記複数の第１トランジスタとを接続する複数の第１配線、及び、前記複数の第２導電層と前記複数の第２トランジスタとを接続する複数の第２配線と、を含み、
前記複数の第１配線の前記フックアップ領域から前記第１回路領域に向けて前記第１方向に延びる第１部分と、前記第２配線の前記フックアップ領域から前記第１回路領域に向けて前記第１方向に延びる第２部分とは、前記第３方向の異なる位置に配置されている
半導体記憶装置。
続きを表示（約 3,000 文字）【請求項２】
前記複数の第１配線の前記第１部分と、前記複数の第２配線の前記第２部分とは、前記第３方向に重なる配線領域に配置されている
請求項１記載の半導体記憶装置。
【請求項３】
前記積層体は、
前記第３方向に延び、前記複数の導電層に対向する複数の半導体層と、
前記フックアップ領域において前記複数の導電層に一端が接続され、他端が前記複数の配線層に向けて前記第３方向に延びる複数のビアコンタクト電極と、
を備える
請求項１記載の半導体記憶装置。
【請求項４】
前記複数のトランジスタは、それぞれ前記第２方向に並ぶソース領域及びドレイン領域を有し、
前記複数の配線層は、
前記第１回路領域において、前記ソース領域に対応する第１領域に設けられ、前記第１方向に並ぶと共に前記第３方向に並ぶ複数の第１接続部と、
前記フックアップ領域において、前記第１領域に隣接する第２領域に設けられ、前記複数のトランジスタの前記第１方向の配置ピッチよりも小さいピッチで前記第１方向に並ぶと共に前記第３方向に並ぶ複数の第２接続部と、
前記第１回路領域において、前記複数のトランジスタのドレイン領域に対応する第３領域に設けられ、前記第１方向に並ぶと共に前記第３方向に並ぶ複数の第３接続部と、
前記第３方向に並ぶ前記複数の第１接続部及び前記トランジスタのソース領域を接続する、前記第３方向に延びる第１ビアと、
前記第３方向に並ぶ前記複数の第２接続部を接続する、前記第３方向に延びる第２ビアと、
前記第３方向に並ぶ前記複数の第３接続部及び前記トランジスタのドレイン領域を接続する、前記第３方向に延びる第３ビアと、
を有する
請求項１記載の半導体記憶装置。
【請求項５】
前記第２接続部は、前記複数の第１導電層に接続される複数の第４接続部及び前記複数の第２導電層に接続される複数の第５接続部を含み、
前記第１配線は、前記第４接続部と前記第１トランジスタのドレイン領域に対応した前記第３接続部とを接続し、
前記第２配線は、前記第５接続部と前記第２トランジスタのドレイン領域に対応した前記第３接続部とを接続する
請求項４記載の半導体記憶装置。
【請求項６】
前記複数のトランジスタは、
前記第１トランジスタ及び前記第２トランジスタが前記第１方向に並ぶ第１行と前記第２方向に隣接した第２行に設けられ、前記第１方向に並ぶ複数の第３トランジスタと、
前記第２行の前記第１行とは反対側に隣接する第３行に設けられ、前記第３トランジスタと半導体領域を共有し、前記第１方向に並ぶ複数の第４トランジスタと、
を更に含み、
前記複数の配線層は、
前記複数の第１導電層と前記複数の第３トランジスタとを接続する複数の第３配線と、
前記複数の第２導電層と前記複数の第４トランジスタとを接続する複数の第４配線と、
を更に含み、
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ及び前記第４トランジスタが配置される領域の前記第２方向の幅は、前記第１積層構造及び前記第２積層構造が配置される領域の前記第２方向の幅と等しい
請求項１記載の半導体記憶装置。
【請求項７】
前記複数のトランジスタは、
前記第１トランジスタ及び前記第２トランジスタが前記第１方向に並ぶ第１行と前記第２方向に隣接した第２行に設けられ、前記第１方向に並ぶ複数の第３トランジスタと、
前記第２行の前記第１行とは反対側に隣接する第３行に設けられ、前記第３トランジスタと半導体領域を共有し、前記第１方向に並ぶ複数の第４トランジスタと、
を更に含み、
前記第２接続部は、前記複数の第１導電層に接続される複数の第６接続部及び前記複数の第２導電層に接続される複数の第７接続部を含み、前記６接続部は前記第１方向に並び、前記第７接続部は、前記第６接続部とは前記第２方向の異なる位置に前記第１方向に並び、
前記第３配線は、前記第６接続部と前記第３トランジスタのドレイン領域に対応した前記第３接続部とを接続し、
前記第４配線は、前記第７接続部と前記第４トランジスタのドレイン領域に対応した前記第３接続部とを接続する
請求項４記載の半導体記憶装置。
【請求項８】
前記第６接続部へ接続される前記第１導電層の前記第３方向の位置の番号の順番と、前記第７接続部へ接続される前記第２導電層の前記第３方向の位置の番号の順番とが等しい
請求項７記載の半導体記憶装置。
【請求項９】
前記第１方向に隣接する一対の前記第２接続部の一方に接続される前記第１導電層の前記第３方向の位置の番号と、他方に接続される前記第２導電層の前記第３方向の位置の番号とが等しい
請求項７記載の半導体記憶装置。
【請求項１０】
前記積層体は、前記第２積層構造の前記第１積層構造とは前記第２方向の反対側に並んだ第３積層構造を更に有し、前記第３積層構造は、前記第３方向に並ぶ複数の第３導電層を有し、
前記複数のトランジスタは、
前記第１トランジスタ及び前記第２トランジスタが前記第１方向に並ぶ第１行に配置され、前記第１トランジスタ及び前記第２トランジスタと共に前記第１方向に並ぶ第５トランジスタと、
前記第１行と前記第２方向に隣接した第２行に設けられ、前記第１方向に並ぶ複数の第６トランジスタと、
前記第２行の前記第１行とは反対側に隣接する第３行に設けられ、前記第６トランジスタと半導体領域を共有し、前記第１方向に並ぶ複数の第７トランジスタと、
前記第３行の前記第２行とは反対側に隣接する第４行に設けられ、前記第１方向に並ぶ複数の第８トランジスタと、
を更に含み、
前記複数の配線層は、
前記複数の第３導電層と前記複数の第５トランジスタとを接続する複数の第５配線と、
前記複数の第１導電層と前記複数の第６トランジスタとを接続する複数の第６配線と、
前記複数の第２導電層と前記複数の第７トランジスタとを接続する複数の第７配線と、
前記複数の第３導電層と前記複数の第８トランジスタとを接続する複数の第８配線と、
を含み、
前記第１トランジスタ、前記第２トランジスタ、前記第５トランジスタ、前記第６トランジスタ、前記第７トランジスタ及び前記第８トランジスタが配置される領域の前記第２方向の幅は、前記第１積層構造、前記第２積層構造及び前記第３積層構造が配置される領域の前記第２方向の幅と等しく、
前記複数の第５配線の前記フックアップ領域から前記第１回路領域に向けて前記第１方向に延びる第３部分は、前記第１配線の第１部分及び前記第２配線の前記第２部分とは、前記第３方向の異なる位置に配置されている
請求項１記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 4,000 文字）【背景技術】
【０００２】
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【０００３】
特開２０２４－０３１７７２号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高集積化が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、半導体基板と、半導体基板の一方側の面に設けられ、第１方向及び第１方向と交差する第２方向に並ぶ複数のトランジスタと、半導体基板に対して第１方向及び第２方向と交差する第３方向の一方側に設けられ、第３方向に並ぶ複数の導電層を有する積層体と、半導体基板と積層体との間に設けられ、複数の導電層と前記複数のトランジスタとを接続する複数の配線層と、を備える。半導体記憶装置は、第３方向から見て複数のトランジスタが配置される第１回路領域と、第３方向から見て第１回路領域と重なり、第１回路領域よりも第１方向の幅が小さいフックアップ領域と、を有する。積層体は、第２方向に並んだ第１積層構造及び第２積層構造を有する。第１積層構造は、第３方向に並ぶ複数の第１導電層を有する。第２積層構造は、第３方向に並ぶ複数の第２導電層を有する。複数のトランジスタは、第１方向に並ぶ複数の第１トランジスタ及び複数の第２トランジスタを含む。配線層は、複数の第１導電層と複数の第１トランジスタとを接続する複数の第１配線、及び、複数の第２導電層と複数の第２トランジスタとを接続する複数の第２配線と、を含む。複数の第１配線のフックアップ領域から第１回路領域に向けて第１方向に延びる第１部分と、第２配線のフックアップ領域から第１回路領域に向けて第１方向に延びる第２部分とは、第３方向の異なる位置に配置されている。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。
メモリダイＭＤの一部の構成を示す模式的な回路図である。
電圧生成回路ＶＧ、ドライバ回路ＤＲＶ及びロウデコーダＲＤの構成を示す模式的な回路図である。
周辺回路ＰＣの一部の構成を示す模式的な回路図である。
メモリダイＭＤの構成例を示す模式的な分解斜視図である。
チップＣ
Ｍ
の構成例を示す模式的な底面図である。
メモリダイＭＤの一部の構成を示す模式的な断面図である。
メモリダイＭＤの一部の構成を示す模式的な断面図である。
チップＣ
Ｍ
の一部の構成を示す模式的な底面図である。
チップＣ
Ｍ
の一部の構成を示す模式的な断面図である。
フックアップ領域Ｒ
ＨＵ
の構成例を示す模式的な平面図である。
チップＣ
Ｐ
の構成例を示す模式的な平面図である。
図１２のＡで示した部分の模式的な拡大図である。
制御回路ＳＹＮ及び通過配線ＴＷを示す模式的な平面図である。
ワード線スイッチＷＬＳＷの構成例を示す模式的な平面図である。
導電層１１０とワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷとの間の経路を示す模式的な断面図である。
ワード線スイッチＷＬＳＷ、接続部及びビアコンタクト電極の構造を示す模式的な断面図である。
フックアップ領域Ｒ
ＨＵ
における貼合電極Ｐ
Ｉ２
の位置を示す模式的な平面図である。
配線層Ｄ４に設けられた配線ＣＧＩ及び接続部ｄ４２の位置を示す模式的な平面図である。
配線層Ｄ３における配線パターンの一例を示す模式的な平面図である。
配線層Ｄ２における配線パターンの一例を示す模式的な平面図である。
配線層Ｄ１における配線パターンの一例を示す模式的な平面図である。
配線層Ｄ０における配線パターンの一例を示す模式的な平面図である。
図２３の一部の領域を拡大した平面図である。
配線層Ｄ１の更に他の例を示す平面図である。
配線層Ｄ１の更に他の例を示す平面図である。
比較例の配線層Ｄ１の第１行ＲＯ１に設けられるフックアップ配線Ｗ１の模式的な平面図である。
第１実施形態の配線層Ｄ１及びＤ２の第１行ＲＯ１に設けられるフックアップ配線Ｗ１及びＷ２の模式的な平面図である。
第２実施形態に係る配線層Ｄ３～Ｄ０の接続部ｄ３２～ｄ０２の位置を示す模式的な平面図である。
第２実施形態の第１変形例に係る配線層Ｄ３～Ｄ０の接続部ｄ３２～ｄ０２の位置を示す模式的な平面図である。
第２実施形態の第２変形例に係る配線層Ｄ３～Ｄ０の接続部ｄ３２～ｄ０２の位置を示す模式的な平面図である。
第３実施形態に係る半導体基板５００の構成例を示す模式的な平面図である。
第４実施形態に係るワード線スイッチＷＬＳＷの構成例を示す模式的な平面図である。
配線層Ｄ２における配線パターンの一例を示す模式的な平面図である。
配線層Ｄ１における配線パターンの一例を示す模式的な平面図である。
配線層Ｄ０における配線パターンの一例を示す模式的な平面図である。
第５実施形態に係るワード線スイッチＷＬＳＷの構成例を示す模式的な平面図である。
第１行ＲＯ１に配置されるフックアップ配線Ｗ２、Ｗ１、Ｗ０の配線パターンを示す模式的な平面図である。
第６実施形態に係る半導体記憶装置の概略的な構成を示す図である。
第６実施形態に係る半導体記憶装置の概略的な構成を示す図である。
第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第８実施形態に係る半導体記憶装置におけるビアコンタクト電極ＣＣの配置例、並びにこれに対応する配線層の接続部ｄｎ２及びワード線スイッチＷＬＳＷの配置例を示す模式的な平面図である。
ビアコンタクト電極ＣＣ及びワード線スイッチＷＬＳＷのワード線ＷＬ番号のアサイン例を示す模式的な平面図である。
第９実施形態に係る半導体記憶装置におけるビアコンタクト電極ＣＣの配置例、並びにこれに対応する配線層の接続部ｄｎ２及びワード線スイッチＷＬＳＷの配置例を示す模式的な平面図である。
ビアコンタクト電極ＣＣ及びワード線スイッチＷＬＳＷのワード線ＷＬ番号のアサイン例を示す模式的な平面図である。
第１０実施形態に係る半導体記憶装置におけるビアコンタクト電極ＣＣの配置例、並びにこれに対応する配線層の接続部ｄｎ２及びワード線スイッチＷＬＳＷの配置例を示す模式的な平面図である。
ビアコンタクト電極ＣＣ及びワード線スイッチＷＬＳＷのワード線ＷＬ番号のアサイン例を示す模式的な平面図である。
第１１実施形態に係る半導体記憶装置におけるビアコンタクト電極ＣＣの配置例、並びにこれに対応する配線層の接続部ｄｎ２及びワード線スイッチＷＬＳＷの配置例を示す模式的な平面図である。
ビアコンタクト電極ＣＣ及びワード線スイッチＷＬＳＷのワード線ＷＬ番号のアサイン例を示す模式的な平面図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
（【００１１】以降は省略されています）

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