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公開番号2025145953
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024046480
出願日2024-03-22
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/50 20230101AFI20250926BHJP()
要約【課題】製造時の工数が少なく、かつチップ面積を縮小できる半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置3は、Z方向に見て、X方向に並ぶ引出領域HA及びメモリ領域MAを有する配線層21と、配線層21の上方にZ方向に互いに離れて設けられ、引出領域HAにおいて複数の第1テラス部分を含む複数の配線層23と、複数の配線層23の上方にZ方向に互いに離れて設けられ、引出領域HAにおいて複数の第1テラス部分とZ方向に並び、複数の第1テラス部分と重なる部分を有する複数の第2テラス部分を含む複数の配線層24と、引出領域HAのうち複数の第1テラス部分と複数の第2テラス部分とが重なる位置においてZ方向に延び、一端が配線層21と複数の配線層23との間に位置し、複数の第2テラス部分の1つを通過し、複数の第1テラス部分の1つと電気的に接続されるコンタクトCCと、を備える。
【選択図】図8

特許請求の範囲【請求項１】
第１方向に見て、前記第１方向と交差する第２方向に並ぶ第１領域及び第２領域を有する第１配線層と、
前記第１配線層の上方に前記第１方向に互いに離れて設けられ、前記第１領域において第１階段領域を含む複数の第２配線層と、
ここで、前記複数の第２配線層はそれぞれ、前記第１階段領域において、上層の第２配線層と前記第１方向に重ならないように設けられた複数の第１テラス部分を有し、
前記複数の第２配線層の上方に前記第１方向に互いに離れて設けられ、前記第１領域において前記第１階段領域と前記第１方向に並び、前記第１階段領域と重なる部分を有する第２階段領域を含む複数の第３配線層と、
ここで、前記複数の第３配線層はそれぞれ、前記第２階段領域において、上層の第３配線層と前記第１方向に重ならないように設けられた複数の第２テラス部分を有し、
前記第２領域において前記第１方向に延び、一端が前記第１配線層に接し、前記複数の第２配線層及び前記複数の第３配線層を通過する第１メモリピラーと、
前記第１領域のうち前記第１階段領域と前記第２階段領域とが重なる位置において前記第１方向に延び、一端が前記第１配線層と前記複数の第２配線層との間に位置し、前記複数の第２テラス部分の１つを通過し、前記複数の第１テラス部分の１つと電気的に接続される第１コンタクトと、
を備える、半導体記憶装置。
続きを表示（約 1,600 文字）【請求項２】
前記第１領域のうち前記第１階段領域と前記第２階段領域とが重なる位置において前記第１方向に延び、一端が前記第１配線層と前記複数の第２配線層との間に位置し、前記複数の第１テラス部分の１つを通過し、前記複数の第２テラス部分の１つと電気的に接続される第２コンタクトを更に備える、
請求項１記載の半導体記憶装置。
【請求項３】
前記第１階段領域は、前記第２方向に並ぶ第１サブ階段領域と、第２サブ階段領域とを含み、
前記複数の第１テラス部分は、
前記第１サブ階段領域において、前記第２領域から前記第２方向に降段するように設けられた複数の第３テラス部分と、
前記第２サブ階段領域において、前記第２領域から前記第２方向に昇段するように設けられた複数の第４テラス部分と、
を含み、
前記第２階段領域は、前記第２方向に並ぶ第３サブ階段領域と、第４サブ階段領域とを含み、
前記複数の第２テラス部分は、
前記第３サブ階段領域において、前記第２領域から前記第２方向に遠ざかる方向に降段するように設けられた複数の第５テラス部分と、
前記第４サブ階段領域において、前記第２領域から前記第２方向に遠ざかる方向に昇段するように設けられた複数の第６テラス部分と、
を含み、
前記複数の第２配線層の１つに対応する第３テラス部分及び第４テラス部分は、互いに電気的に絶縁され、
前記複数の第３配線層の１つに対応する第５テラス部分及び第６テラス部分は、互いに電気的に絶縁される、
請求項１記載の半導体記憶装置。
【請求項４】
前記第１サブ階段領域及び前記第２サブ階段領域は、前記第２領域から前記第２方向に遠ざかる方向にこの順に並び、
前記第３サブ階段領域及び前記第４サブ階段領域は、前記第２領域から前記第２方向に遠ざかる方向にこの順に並ぶ、
請求項３記載の半導体記憶装置。
【請求項５】
前記第１サブ階段領域と、前記第４サブ階段領域とは、前記第１方向に重なる位置に設けられる、
請求項３記載の半導体記憶装置。
【請求項６】
前記第２サブ階段領域と、前記第３サブ階段領域とは、前記第１方向に重なる位置に設けられる、
請求項３記載の半導体記憶装置。
【請求項７】
前記複数の第１テラス部分の各々は、前記複数の第２配線層の他の部分よりも前記第１方向に厚く、
前記複数の第２テラス部分の各々は、前記複数の第３配線層の他の部分よりも前記第１方向に厚い、
請求項１記載の半導体記憶装置。
【請求項８】
前記第１コンタクトは、前記第１方向に前記第１サブ階段領域と前記第４サブ階段領域とが重なる位置において、前記複数の第３テラス部分の１つと、前記複数の第６テラス部分の１つに電気的に接続される、
請求項５記載の半導体記憶装置。
【請求項９】
前記第１領域のうち前記第１階段領域と前記第２階段領域とが重なる位置において前記第１方向に延び、一端が前記第１配線層と前記複数の第２配線層との間に位置し、前記複数の第１テラス部分の１つを通過し、前記複数の第２テラス部分の１つと電気的に接続される第２コンタクトを更に備え、
前記第２コンタクトは、前記第１方向に前記第２サブ階段領域と前記第３サブ階段領域とが重なる位置において、前記複数の第４テラス部分の１つと、前記複数の第５テラス部分の１つに電気的に接続される、
請求項６記載の半導体記憶装置。
【請求項１０】
前記複数の第３配線層の最下層に設けられる配線層に対応する第５テラス部分及び第６テラス部分は、互いに電気的に接続される、
請求項３記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
続きを表示（約 4,700 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリにおいては、高集積化及び大容量化のために３次元のメモリ構造が採用されることがある。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開２０２２／４１５７９４号明細書
特開２０２２－１２６３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
製造時の工数が少なく、かつチップ面積を縮小できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１方向に見て、第１方向と交差する第２方向に並ぶ第１領域及び第２領域を有する第１配線層と、第１配線層の上方に第１方向に互いに離れて設けられ、第１領域において第１階段領域を含む複数の第２配線層と、ここで、複数の第２配線層はそれぞれ、第１階段領域において、上層の第２配線層と第１方向に重ならないように設けられた複数の第１テラス部分を有し、複数の第２配線層の上方に第１方向に互いに離れて設けられ、第１領域において第１階段領域と第１方向に並び、第１階段領域と重なる部分を有する第２階段領域を含む複数の第３配線層と、ここで、複数の第３配線層はそれぞれ、第２階段領域において、上層の第３配線層と第１方向に重ならないように設けられた複数の第２テラス部分を有し、第２領域において第１方向に延び、一端が第１配線層に接し、複数の第２配線層及び複数の第３配線層を通過する第１メモリピラーと、第１領域のうち第１階段領域と第２階段領域とが重なる位置において第１方向に延び、一端が第１配線層と複数の第２配線層との間に位置し、複数の第２テラス部分の１つを通過し、複数の第１テラス部分の１つと電気的に接続される第１コンタクトと、を備える。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリシステムの構成の一例を示すブロック図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図。
第１実施形態に係る半導体記憶装置が備えるメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における積層配線の断面構造の一例を模式的に示す模式図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図８の領域ＩＸの拡大図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における上部積層配線の平面レイアウトの一例を示す平面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における、図８のＸＩ－ＸＩ線に沿った平面の一例を示す平面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造方法の一例を示すフローチャート。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の平面レイアウトの一例を示す平面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の平面レイアウトの一例を示す平面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第１実施形態の第１変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。
第１実施形態の第２変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。
第１実施形態の第３変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における積層配線の断面構造の一例を模式的に示す模式図。
第１実施形態の第４変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における上部積層配線の平面レイアウトの一例を示す平面図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における積層配線の断面構造の一例を模式的に示す模式図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図３３の領域ＸＸＸＩＶの拡大図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における上部積層配線の平面レイアウトの一例を示す平面図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における下部積層配線の平面レイアウトの一例を示す平面図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における、図３３のＸＸＸＶＩＩ－ＸＸＸＶＩＩ線に沿った平面の一例を示す平面図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の製造途中の断面構造の一例を示す断面図。
第２実施形態の第１変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における上部積層配線の平面レイアウトの一例を示す平面図。
第２実施形態の第２変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における上部積層配線の平面レイアウトの一例を示す平面図。
第２実施形態の第３変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における積層配線の断面構造の一例を模式的に示す模式図。
第２実施形態の第４変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における上部積層配線の平面レイアウトの一例を示す平面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態が図面を参照して記述される。図面は模式的なものであり、図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付与する場合がある。
【０００８】
以下の説明において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が常時あるいは選択的に導電性となる中間要素を介して間接的に、又は中間要素を介することなく直接的に第２要素に接続されていることを含む。
【０００９】
１．第１実施形態
１．１構成
１．１．１メモリシステム
第１実施形態に係る半導体記憶装置について説明する。図１は、第１実施形態に係るメモリシステム１の構成の一例を示すブロック図である、メモリシステム１は、外部のホスト機器（図示せず）に接続されるように構成された記憶装置である。メモリシステム１は、例えば、ＳＤ
ＴＭ
カードのようなメモリカード、ＵＦＳ（Universal Flash Storage）、又はＳＳＤ（Solid State Drive）である。メモリシステム１は、メモリコントローラ２及び半導体記憶装置３を含む。
【００１０】
メモリコントローラ２は、例えば、ＳｏＣ（System on a Chip）のような集積回路で構成される。メモリコントローラ２は、外部のホスト機器からの要求に基づいて、半導体記憶装置３を制御する。具体的には、メモリコントローラ２は、外部のホスト機器から書込みを要求されたデータを、半導体記憶装置３に書き込む。また、メモリコントローラ２は、外部のホスト機器から読出しを要求されたデータを、半導体記憶装置３から読み出して外部のホスト機器に出力する。
（【００１１】以降は省略されています）

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