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公開番号2025145321
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024045430
出願日2024-03-21
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G06F 13/16 20060101AFI20250926BHJP(計算;計数)
要約【課題】データ転送の処理能力を向上するメモリシステムを提供する。
【解決手段】メモリシステム1は、データの送受信に用いられる第1端子群及びパケットの受信に用いられる第2端子群を含むメモリチップ11と、メモリチップとデータの送受信及びパケット送信を実行するメモリコントローラ20と、を含む。メモリコントローラは、データの転送動作を1回実行する場合、メモリチップに、データ転送の開始を示す第1パケットと、データ転送の終了を示す第2パケットとを送信し、データの転送動作を2回連続して実行する場合、メモリチップに、1回目のデータ転送と2回目のデータ転送との間に2回目のデータ転送に対応する第1パケットを送信し、1回目のデータ転送に対応する第2パケットを送信しない。
【選択図】図1
特許請求の範囲【請求項１】
データの送受信に用いられる第１端子群及びパケットの受信に用いられる第２端子群を含み、前記データを不揮発に記憶するように構成されたメモリチップと、
前記メモリチップを制御し、前記第１端子群を介して前記メモリチップと前記データを送受信し、前記第２端子群を介して前記メモリチップに前記パケットを送信するように構成されたメモリコントローラと
を備え、
前記メモリコントローラは、前記メモリチップと、前記データの転送動作を１回実行する場合、前記メモリチップに、前記データの転送の開始を示す第１パケットと、前記データの転送の終了を示す第２パケットとを送信し、前記メモリチップと前記データの前記転送動作を２回連続して実行する場合、前記メモリチップに、１回目の前記データの転送と２回目の前記データの転送との間に前記２回目の前記データの転送に対応する前記第１パケットを送信し、前記１回目の前記データの転送に対応する前記第２パケットを送信しない、
メモリシステム。
続きを表示（約 2,200 文字）【請求項２】
前記メモリコントローラは、前記メモリチップと前記データの前記転送動作を２回連続して実行する場合、前記メモリチップに、前記１回目の前記データの転送の前に前記１回目の前記データの転送に対応する前記第１パケットを送信し、前記２回目の前記データの転送の後に前記２回目の前記データの転送に対応する前記第２パケットを送信する、
請求項１に記載のメモリシステム。
【請求項３】
前記メモリコントローラは、前記メモリチップへの前記第１パケットまたは前記第２パケットの送信の一部と、前記メモリチップとの前記データの送受信の一部とを、並列に実行する、
請求項１に記載のメモリシステム。
【請求項４】
各々が、データの送受信に用いられる第１端子群及びパケットの受信に用いられる第２端子群を含み、前記データを不揮発に記憶するように構成された第１メモリチップ及び第２メモリチップと、
第１チャネルを介して前記第１メモリチップの前記第１端子群及び前記第２端子群に接続され、第２チャネルを介して前記第２メモリチップの前記第１端子群及び前記第２端子群に接続されたブリッジチップと、
前記ブリッジチップに接続され、前記ブリッジチップを介して、前記第１メモリチップ及び前記第２メモリチップと前記データを送受信するメモリコントローラと
を備え、
前記メモリコントローラは、前記ブリッジチップと前記データの転送動作を１回実行する場合、前記ブリッジチップに、前記データの転送の開始を示す第１パケットと、前記データの転送の終了を示す第２パケットを送信し、前記ブリッジチップと前記データの前記転送動作を２回連続して実行する場合、前記ブリッジチップに、１回目の前記データの転送と２回目の前記データの転送との間に前記２回目の前記データの転送に対応する前記第１パケットを送信し、前記１回目の前記データの転送に対応する前記第２パケットを送信しない、
メモリシステム。
【請求項５】
前記メモリコントローラは、前記ブリッジチップと前記データの前記転送動作を２回連続して実行する場合、前記ブリッジチップに、前記１回目の前記データの転送の前に前記１回目の前記データの転送に対応する前記第１パケットを送信し、前記２回目の前記データの転送の後に前記２回目の前記データの転送に対応する前記第２パケットを送信する、
請求項４に記載のメモリシステム。
【請求項６】
前記メモリコントローラは、前記ブリッジチップへの前記第１パケットまたは前記第２パケットの送信の一部と、前記ブリッジチップとの前記データの送受信の一部とを、並列に実行する、
請求項４に記載のメモリシステム。
【請求項７】
前記ブリッジチップは、前記第１メモリチップと前記データの前記転送動作を２回連続して実行する場合、前記第１メモリチップに、１回目の前記データの転送と２回目の前記データの転送との間に前記１回目の前記データの転送に対応する前記第２パケット及び前記２回目の前記データの転送に対応する前記第１パケットを送信する、
請求項４に記載のメモリシステム。
【請求項８】
前記ブリッジチップは、前記第１メモリチップとの前記データの前記転送動作の一部と、前記第２メモリチップとの前記データの前記転送動作の一部とを、並列に実行する、
請求項４に記載のメモリシステム。
【請求項９】
各々が、データの送受信に用いられる第１端子群及びパケット及びアドレスの受信に用いられる第２端子群を含み、前記データを不揮発に記憶するように構成された第１メモリチップ及び第２メモリチップと、
第１チャネルを介して前記第１メモリチップの前記第１端子群及び前記第２端子群に接続され、第２チャネルを介して前記第２メモリチップの前記第１端子群及び前記第２端子群に接続されたブリッジチップと、
前記ブリッジチップに接続され、前記ブリッジチップを介して、前記第１メモリチップ及び前記第２メモリチップと前記データを送受信するメモリコントローラと
を備え、
前記ブリッジチップは、
前記メモリコントローラからデータ転送の開始を示す第１パケットを受信したか判定する判定部と、
転送データのデータサイズを設定する設定部と、
前記転送データをカウントするカウンタと、
前記第１チャネルに対応する第１メモリと、
前記第２チャネルに対応する第２メモリと、
前記第１メモリ及び前記第２メモリの一方と前記メモリコントローラとを接続し、前記転送データのカウント数に基づいて、前記第１メモリ及び前記第２メモリの他方に接続を切り替える切替器と
を含む、
メモリシステム。
【請求項１０】
前記第１メモリチップとの第１データの転送動作と前記第２メモリチップとの第２データの前記転送動作とを連続して実行する場合、前記カウンタは、前記第１データのカウント数が設定されたデータサイズに達した場合、前記切替器に前記メモリコントローラとの接続を前記第１メモリから前記第２メモリに切り替えるように指示する、
請求項９に記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
メモリシステムとして、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリを搭載したＳＳＤ（Solid State Drive）が知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１５４３２３号公報
特開２０２３－９１３０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態では、データ転送の処理能力を向上できるメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係るメモリシステムは、データの送受信に用いられる第１端子群及びパケットの受信に用いられる第２端子群を含み、データを不揮発に記憶するように構成されたメモリチップと、メモリチップを制御し、第１端子群を介してメモリチップとデータを送受信し、第２端子群を介してメモリチップにパケットを送信するように構成されたメモリコントローラと、を含む。メモリコントローラは、メモリチップと、データの転送動作を１回実行する場合、メモリチップに、データの転送の開始を示す第１パケットと、データの転送の終了を示す第２パケットを送信する。メモリコントローラは、メモリチップとデータの転送動作を２回連続して実行する場合、メモリチップに、１回目のデータの転送と２回目のデータの転送との間に２回目のデータの転送に対応する第１パケットを送信し、１回目のデータの転送に対応する第２パケットを送信しない。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリシステムの全体構成の一例を示すブロック図。
第１実施形態に係るメモリシステムの備えるメモリチップの構成の一例を示すブロック図。
第１実施形態に係るメモリシステムの備えるメモリセルアレイの回路図。
第１実施形態に係るメモリシステムにおけるコマンド及びアドレスの入力動作のシーケンスの一例を示す図。
第１実施形態に係るメモリシステムにおけるステータス情報の出力動作のシーケンスの一例を示す図。
第１実施形態に係るメモリシステムにおけるデータの入力動作のシーケンスの一例を示す図。
第１実施形態に係るメモリシステムにおけるデータの出力動作のシーケンスの一例を示す図。
第１実施形態に係るメモリシステムにおけるデータの入力動作を２回連続して実行する場合のシーケンスの一例を示す図。
第１実施形態に係るメモリシステムにおけるデータの出力動作を２回連続して実行する場合のシーケンスの一例を示す図。
第１実施形態に係るメモリシステムにおけるデータの入力動作と出力動作とを連続して実行する場合のシーケンスの一例を示す図。
第１実施形態に係るメモリシステムにおけるデータの出力動作と入力動作とを連続して実行する場合のシーケンスの一例を示す図。
第２実施形態に係るメモリシステムの全体構成の一例を示すブロック図。
第２実施形態に係るメモリシステムの備えるブリッジチップのチャネルＣＨ０ａに接続されたメモリチップとチャネルＣＨ０ｂに接続されたメモリチップとにおけるデータの出力動作が複数回連続して実行される場合のシーケンスの一例を示す図。
第３実施形態に係るメモリシステムの全体構成の一例を示すブロック図。
第３実施形態に係るメモリシステムにおけるブリッジチップからメモリコントローラに出力データを出力する場合の一例を示す図。
第３実施形態に係るメモリシステムにおけるブリッジチップからメモリコントローラに出力データを出力する場合の一例を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。
【０００８】
１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。
【０００９】
１．１構成
１．１．１メモリシステムの構成
まず、図１を参照して、メモリシステム１の構成の一例について説明する。図１は、メモリシステム１の全体構成の一例を示すブロック図である。なお、図１に示す例では、各構成要素間の接続の一部を矢印線で示しているが、各構成要素間の接続はこれらに限定されない。
【００１０】
図１に示すように、メモリシステム１は、例えば、ＳＳＤ（Solid State Drive）である。メモリシステム１は、図示せぬホストデバイスに接続される。例えば、ホストデバイスにより、メモリシステム１は制御される。
（【００１１】以降は省略されています）

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