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公開番号2025146539
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024047373
出願日2024-03-22
発明の名称半導体記憶装置の製造方法及び半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 12/00 20230101AFI20250926BHJP()
要約【課題】高い集積度を実現する半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置であるDRAMメモリセルアレイ101は、単結晶シリコン基板10、第1のn型不純物領域12a、第2のn型不純物領域12b及びp型不純物領域12cを含む単結晶シリコン層12、単結晶シリコン層の第1の部分P1と第2の部分P2との間の第3の部分P3に対向するゲート電極層14、ゲート絶縁膜16、結晶シリコン層の第1の部分に接する配線層18、ストレージノード電極20、キャパシタ絶縁膜22、プレート電極24、コンタクト電極26、第1の層間絶縁層28及び第2の層間絶縁層30を含む。単結晶シリコン層、ゲート電極層及びゲート絶縁膜がトランジスタを構成する。また、単結晶シリコン層の第2の部分P2に接するストレージノード電極、キャパシタ絶縁膜及びプレート電極がキャパシタを構成する。
【選択図】図2
特許請求の範囲【請求項１】
単結晶シリコン基板の第１の方向に、第１の材料の第１の膜を形成し、
前記第１の膜の前記第１の方向に、前記第１の材料と異なる第２の材料の第２の膜を形成し、
前記第２の膜の前記第１の方向に、前記第２の材料と異なる第３の材料の第３の膜を形成し、
前記第３の膜、前記第２の膜、及び前記第１の膜を貫通し、前記単結晶シリコン基板に達する第１の開口部を形成し、
前記第１の開口部の中に前記単結晶シリコン基板と接する第１の単結晶シリコン層を形成し、
前記第３の膜及び前記第２の膜を貫通する第２の開口部を形成し、
前記第２の開口部の側面から前記第２の膜をエッチングし、前記第１の単結晶シリコン層に達する第１のリセス部を形成し、
前記第１のリセス部に前記第１の単結晶シリコン層と接する第２の単結晶シリコン層を形成し、
前記第２の単結晶シリコン層の第１の部分に接する配線層を形成し、
前記第２の単結晶シリコン層の第２の部分に接するキャパシタを形成し、
前記第１の部分と前記第２の部分との間の前記第２の単結晶シリコン層の第３の部分に対向するゲート電極層を形成する、半導体記憶装置の製造方法。
続きを表示（約 1,000 文字）【請求項２】
前記第１の単結晶シリコン層は、固相エピタキシャル成長法を用いて形成する、請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記第１の単結晶シリコン層は、気相エピタキシャル成長法を用いて形成する、請求項１記載の半導体記憶装置の製造方法。
【請求項４】
前記第１の単結晶シリコン層は、Ｖａｐｏｒ－Ｌｉｑｕｉｄ－Ｓｏｌｉｄ法（ＶＬＳ法）を用いて形成する、請求項１記載の半導体記憶装置の製造方法。
【請求項５】
前記第２の単結晶シリコン層は、気相エピタキシャル成長法を用いて形成する、請求項１記載の半導体記憶装置の製造方法。
【請求項６】
前記第２の単結晶シリコン層は、Ｖａｐｏｒ－Ｌｉｑｕｉｄ－Ｓｏｌｉｄ法（ＶＬＳ法）を用いて形成する、請求項１記載の半導体記憶装置の製造方法。
【請求項７】
前記第２の単結晶シリコン層を形成する際に、前記第２の単結晶シリコン層の形成中に前記第２の単結晶シリコン層の中の不純物濃度又は不純物導電型を変化させる、請求項１記載の半導体記憶装置の製造方法。
【請求項８】
前記第２の単結晶シリコン層を形成する際に、前記第１の単結晶シリコン層に近い側から順に第１のｎ型不純物領域、ｐ型不純物領域、及び第２のｎ型不純物領域を形成し、
前記ゲート電極層は前記ｐ型不純物領域と対向する、請求項１記載の半導体記憶装置の製造方法。
【請求項９】
前記第２の材料は、非晶質シリコン又は多結晶質シリコンであり、
前記第１の開口部を形成した後、前記第１の単結晶シリコン層を形成する前に、前記第１の開口部の側面に露出した前記第２の膜の表面に酸化膜を形成し、
前記第１のリセス部を形成する際に、前記第２の膜をエッチングした後、前記酸化膜を除去する、請求項１記載の半導体記憶装置の製造方法。
【請求項１０】
前記第２の膜と前記第３の膜との間に、前記第２の材料及び前記第３の材料と異なる第４の材料の第４の膜を形成し、
前記第２の単結晶シリコン層を形成した後に、前記第１の開口部の中の前記第１の単結晶シリコン層を除去し、
前記第１の単結晶シリコン層を除去した後に、前記第１の開口部の側面から前記第４の膜をエッチングして第２のリセス部を形成し、
前記配線層は、前記第２のリセス部に形成される、請求項１記載の半導体記憶装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置の製造方法及び半導体記憶装置に関する。
続きを表示（約 3,800 文字）【背景技術】
【０００２】
ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ（ＤＲＡＭ）の高い集積度を実現するために、メモリセルを３次元的に配置することが考えられる。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２２／０１０２３９４号明細書
米国特許出願公開第２０２２／０００５８１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態では、半導体記憶装置の高い集積度を実現することを課題とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置の製造方法は、単結晶シリコン基板の第１の方向に、第１の材料の第１の膜を形成し、前記第１の膜の前記第１の方向に、前記第１の材料と異なる第２の材料の第２の膜を形成し、前記第２の膜の前記第１の方向に、前記第２の材料と異なる第３の材料の第３の膜を形成し、前記第３の膜、前記第２の膜、及び前記第１の膜を貫通し、前記単結晶シリコン基板に達する第１の開口部を形成し、前記第１の開口部の中に前記単結晶シリコン基板と接する第１の単結晶シリコン層を形成し、前記第３の膜及び前記第２の膜を貫通する第２の開口部を形成し、前記第２の開口部の側面から前記第２の膜をエッチングし、前記第１の単結晶シリコン層に達する第１のリセス部を形成し、前記第１のリセス部に前記第１の単結晶シリコン層と接する第２の単結晶シリコン層を形成し、前記第２の単結晶シリコン層の第１の部分に接する配線層を形成し、前記第２の単結晶シリコン層の第２の部分に接するキャパシタを形成し、前記第１の部分と前記第２の部分との間の前記第２の単結晶シリコン層の第３の部分に対向するゲート電極層を形成する。
【図面の簡単な説明】
【０００６】
第１の実施形態の半導体記憶装置のメモリセルアレイの等価回路図。
第１の実施形態の半導体記憶装置の模式断面図。
第１の実施形態の半導体記憶装置の模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の変形例の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の変形例の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の変形例の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の変形例の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の変形例の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の変形例の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置のメモリセルアレイの等価回路図。
第２の実施形態の半導体記憶装置の模式断面図。
第２の実施形態の半導体記憶装置の模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第３の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第３の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第３の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第３の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第３の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第３の実施形態の半導体記憶装置の製造方法を示す模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００８】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【０００９】
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（ＥｎｅｒｇｙＤｉｓｐｅｒｓｉｖｅＸ－ｒａｙＳｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）や電子エネルギー損失分光法（ＥｌｅｃｔｒｏｎＥｎｅｒｇｙＬｏｓｓＳｐｅｃｔｒｏｓｃｏｐｙ：ＥＥＬＳ）などにより行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、半導体記憶装置を構成する部材の結晶性の評価、結晶欠陥密度の評価には、ＴＥＭを用いることが可能である。
【００１０】
（第１の実施形態）
第１の実施形態の半導体記憶装置の製造方法は、単結晶シリコン基板の第１の方向に、第１の材料の第１の膜を形成し、第１の膜の第１の方向に、第１の材料と異なる第２の材料の第２の膜を形成し、第２の膜の第１の方向に、第２の材料と異なる第３の材料の第３の膜を形成し、第３の膜、第２の膜、及び第１の膜を貫通し、単結晶シリコン基板に達する第１の開口部を形成し、第１の開口部の中に単結晶シリコン基板と接する第１の単結晶シリコン層を形成し、第３の膜及び第２の膜を貫通する第２の開口部を形成し、第２の開口部の側面から第２の膜をエッチングし、第１の単結晶シリコン層に達する第１のリセス部を形成し、第１のリセス部に第１の単結晶シリコン層と接する第２の単結晶シリコン層を形成し、第２の単結晶シリコン層の第１の部分に接する配線層を形成し、第２の単結晶シリコン層の第２の部分に接するキャパシタを形成し、第１の部分と第２の部分との間の第２の単結晶シリコン層の第３の部分に対向するゲート電極層を形成する。
（【００１１】以降は省略されています）

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