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公開番号2025145303
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024045408
出願日2024-03-21
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G06F 12/0862 20160101AFI20250926BHJP(計算;計数)
要約【課題】データの読出し性能を向上させるメモリシステムを提供する。
【解決手段】メモリシステムは、不揮発性メモリ10と、第1キャッシュ23、第2キャッシュ24及び第1コントローラ202を含むメモリコントローラ20と、を備える。第1キャッシュは、第1メモリ部32及び第1キャッシュ制御部301を含む。第2キャッシュは、第2メモリ部42及び第2キャッシュ制御部401を含む。第1メモリ部は、第1フィールドを含むキャッシュタグとキャッシュラインとを有する複数のエントリを含む。第1キャッシュ制御部は、第1論理アドレスの第1データの第1プリフェッチ要求PRを受信したとき、第1データを第1メモリ部に含まれる第1エントリのキャッシュラインに記憶し、第1値を第1エントリの第1フィールドに記憶し、ホストから第1論理アドレスに対するリード要求RR又はライト要求WRを受信するまで第1エントリを維持する。
【選択図】図7
特許請求の範囲【請求項１】
不揮発性メモリと、
ＳＲＡＭを記憶素子として有し、前記不揮発性メモリからのプリフェッチデータ及びリードデータを記憶する第１メモリ部と、前記第１メモリ部を制御する第１制御部とを含み、ホストに接続可能な第１キャッシュと、
ＤＲＡＭを記憶素子として有し、前記リードデータ及び前記ホストからのライトデータを記憶する第２メモリ部と、前記第２メモリ部を制御する第２制御部とを含み、前記第１キャッシュに接続される第２キャッシュと、
前記不揮発性メモリを制御する第１コントローラと
を含む、メモリコントローラと
を備え、
前記ホストが指定する複数の論理アドレスは、それぞれインデックスにより前記第１メモリ部にマッピングされ、
前記第１メモリ部は、各々が前記インデックスのタグ情報を持ち、第１フィールドを含むキャッシュタグとキャッシュラインとを有する複数のエントリを含み、
前記第１制御部が第１論理アドレスの第１データの第１プリフェッチ要求を受信したとき、前記第１制御部は、プリフェッチされた前記第１データを前記第１メモリ部に含まれる第１エントリの前記キャッシュラインに記憶し、前記第１データが前記プリフェッチデータであることを示す第１値を前記第１エントリの前記第１フィールドに記憶し、
前記第１制御部は、前記ホストから前記第１論理アドレスに対するリード要求またはライト要求を受信するまで前記第１エントリを維持する、
メモリシステム。
続きを表示（約 2,000 文字）【請求項２】
前記第１制御部が前記第１プリフェッチ要求を受信したとき、前記第１エントリの前記キャッシュラインにデータが記憶されていない場合には、前記第１制御部は、前記第２キャッシュまたは前記不揮発性メモリから取得された前記第１データを前記第１エントリの前記キャッシュラインに記憶し、前記第１値を前記第１エントリの前記第１フィールドに記憶する、
請求項１記載のメモリシステム。
【請求項３】
前記第１制御部が前記第１プリフェッチ要求を受信したとき、前記第１エントリの前記キャッシュラインに前記第１データが記憶され、前記第１エントリの前記第１フィールドに前記第１値が記憶されていない場合には、前記第１制御部は、前記第１エントリの前記第１フィールドを前記第１値に更新する、
請求項１記載のメモリシステム。
【請求項４】
前記第１制御部が前記第１プリフェッチ要求を受信したとき、前記第１エントリの前記キャッシュラインに前記第１データが記憶され、前記第１エントリの前記第１フィールドに前記第１値が記憶されている場合には、前記第１制御部は、前記第１エントリを維持する、
請求項１記載のメモリシステム。
【請求項５】
前記第１制御部が前記第１プリフェッチ要求を受信したとき、前記第１エントリの前記キャッシュラインに前記第１論理アドレスと異なる第２論理アドレスの第２データが記憶されている場合には、前記第１制御部は、前記第１エントリから前記第２データを追い出し、前記第２キャッシュまたは前記不揮発性メモリから取得された前記第１データを前記第１エントリの前記キャッシュラインに記憶し、前記第１値を前記第１エントリの前記第１フィールドに記憶する、
請求項１記載のメモリシステム。
【請求項６】
前記第１制御部が前記ホストから前記第１論理アドレスの前記第１データのリード要求を受信したとき、前記第１エントリの前記キャッシュラインにデータが記憶されていない場合には、前記第１制御部は、前記第２キャッシュまたは前記不揮発性メモリから取得された前記第１データを前記ホストに送信し、前記第１エントリの前記キャッシュラインに記憶し、前記第１データが前記プリフェッチデータではないことを示す第２値を前記第１エントリの前記第１フィールドに記憶する、
請求項１記載のメモリシステム。
【請求項７】
前記第１制御部が前記ホストから前記第１論理アドレスの前記第１データのリード要求を受信したとき、前記第１エントリの前記キャッシュラインに前記第１データが記憶され、前記第１エントリの前記第１フィールドに前記第１値が記憶されていない場合には、前記第１制御部は、前記第１エントリの前記第１データを前記ホストに送信し、前記第１エントリを維持する、
請求項１記載のメモリシステム。
【請求項８】
前記第１制御部が前記ホストから前記第１論理アドレスの前記第１データのリード要求を受信したとき、前記第１エントリの前記キャッシュラインに前記第１データが記憶され、前記第１エントリの前記第１フィールドに前記第１値が記憶されている場合には、前記第１制御部は、前記第１エントリの前記第１データを前記ホストに送信し、前記第１エントリの前記キャッシュライン及び前記第１フィールドをクリアする、
請求項１記載のメモリシステム。
【請求項９】
前記第１制御部が前記ホストから前記第１論理アドレスの前記第１データのリード要求を受信したとき、前記第１エントリの前記キャッシュラインに前記第１論理アドレスと異なる第２論理アドレスの第２データが記憶され、前記第１エントリの前記第１フィールドに前記第１値が記憶されていない場合には、前記第１制御部は、前記第１エントリから前記第２データを追い出し、前記第２キャッシュまたは前記不揮発性メモリから取得された前記第１データを前記ホストに送信し、前記第１エントリの前記キャッシュラインに記憶し、前記第１データが前記プリフェッチデータではないことを示す第２値を前記第１エントリの前記第１フィールドに記憶する、
請求項１記載のメモリシステム。
【請求項１０】
前記第１制御部が前記ホストから前記第１論理アドレスの前記第１データのリード要求を受信したとき、前記第１エントリの前記キャッシュラインに前記第１論理アドレスと異なる第２論理アドレスの第２データが記憶され、前記第１エントリの前記第１フィールドに前記第１値が記憶されている場合には、前記第１制御部は、前記第２キャッシュまたは前記不揮発性メモリから取得された前記第１データを前記ホストに送信し、前記第１エントリを維持する、
請求項１記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
不揮発性メモリとしてのＮＡＮＤ型フラッシュメモリと、不揮発性メモリを制御するメモリコントローラとを含むメモリシステムが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２３／０２１４３２６号明細書
米国特許出願公開第２０２３／０１８５７４０号明細書
米国特許出願公開第２０２３／００１７６４３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データの読出し性能を向上できるメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係るメモリシステムは、不揮発性メモリと、メモリコントローラとを備える。メモリコントローラは、ホストに接続可能な第１キャッシュと、第１キャッシュに接続される第２キャッシュと、不揮発性メモリを制御する第１コントローラとを含む。第１キャッシュは、ＳＲＡＭを記憶素子として有し、不揮発性メモリからのプリフェッチデータ及びリードデータを記憶する第１メモリ部と、第１メモリ部を制御する第１制御部とを含む。第２キャッシュは、ＤＲＡＭを記憶素子として有し、リードデータ及びホストからのライトデータを記憶する第２メモリ部と、第２メモリ部を制御する第２制御部とを含む。ホストが指定する複数の論理アドレスは、それぞれインデックスにより第１メモリ部にマッピングされる。第１メモリ部は、各々がインデックスのタグ情報を持ち、第１フィールドを含むキャッシュタグとキャッシュラインとを有する複数のエントリを含む。第１制御部が第１論理アドレスの第１データの第１プリフェッチ要求を受信したとき、第１制御部は、プリフェッチされた第１データを第１メモリ部に含まれる第１エントリのキャッシュラインに記憶し、第１データがプリフェッチデータであることを示す第１値を第１エントリの第１フィールドに記憶する。第１制御部は、ホストから第１論理アドレスに対するリード要求またはライト要求を受信するまで第１エントリを維持する。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリシステムを含む情報処理システムの構成の一例を示すブロック図。
第１実施形態に係るメモリシステムに含まれる不揮発性メモリの構成の一例を示すブロック図。
第１実施形態に係るメモリシステムに含まれるメモリコントローラのハードウェア構成の一例を示すブロック図。
第１実施形態に係るメモリシステムで用いられるＬ２Ｐテーブルの構成の一例を示す図。
第１実施形態に係るメモリシステムに含まれる第１キャッシュのメモリ部の構成の一例を示す図。
第１実施形態に係るメモリシステムに含まれる第２キャッシュのメモリ部の構成の一例を示す図。
第１実施形態に係るメモリシステムに含まれるメモリコントローラの機能構成の一例を示すブロック図。
第１実施形態に係るメモリシステムに含まれる第１キャッシュのメモリ部の対象エントリのキャッシュタグの状態遷移の一例を示す図。
第１実施形態の第１変形例に係るメモリシステムに含まれるメモリコントローラの機能構成の一例を示すブロック図。
第１実施形態の第２変形例に係るメモリシステムに含まれるメモリコントローラの機能構成の一例を示すブロック図。
第２実施形態に係るメモリシステムに含まれるメモリコントローラのハードウェア構成の一例を示すブロック図。
第２実施形態に係るメモリシステムに含まれる第１キャッシュのメモリ部の構成の一例を示す図。
第２実施形態に係るメモリシステムに含まれるメモリコントローラの機能構成の一例を示すブロック図。
第２実施形態に係るメモリシステムに含まれる第１キャッシュのメモリ部の対象エントリのキャッシュタグの状態遷移の一例を示す図。
第３実施形態に係るメモリシステムに含まれる第１キャッシュのメモリ部の構成の一例を示す図。
第３実施形態に係るメモリシステムにおける、Ｌ２Ｐテーブルの管理サイズと第１キャッシュのメモリ部のキャッシュラインのサイズとの関係を説明する図。
第４実施形態に係るメモリシステムに含まれる第１キャッシュの動作の一例を示すフローチャート。
第４実施形態に係るメモリシステムに含まれる第２キャッシュの動作の一例を示すフローチャート。
第４実施形態に係るメモリシステムに含まれる第２キャッシュの動作の一例を示すフローチャート。
第４実施形態に係るメモリシステムに含まれる第２キャッシュの動作の一例を示すフローチャート。
第４実施形態に係るメモリシステムに含まれる第１キャッシュの動作の一例を示すフローチャート。
第４実施形態に係るメモリシステムに含まれる第１キャッシュの動作の一例を示すフローチャート。
第４実施形態に係るメモリシステムに含まれる第１キャッシュの動作の一例を示すフローチャート。
第４実施形態に係るメモリシステムに含まれる第１キャッシュの動作の一例を示すフローチャート。
第４実施形態に係るメモリシステムに含まれる第２キャッシュの動作の一例を示すフローチャート。
第４実施形態に係るメモリシステムに含まれる第１キャッシュの動作の一例を示すフローチャート。
第４実施形態に係るメモリシステムに含まれる第２キャッシュの動作の一例を示すフローチャート。
第５実施形態に係るメモリシステムに含まれる第１キャッシュの動作の一例を示すフローチャート。
第６実施形態に係るメモリシステムに含まれる第１キャッシュの動作の一例を示すフローチャート。
第６実施形態に係るメモリシステムに含まれる第２キャッシュの動作の一例を示すフローチャート。
第６実施形態に係るメモリシステムに含まれる第１キャッシュの動作の一例を示すフローチャート。
第６実施形態に係るメモリシステムに含まれる第２キャッシュの動作の一例を示すフローチャート。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字または数字を付加する場合がある。
【０００８】
１．第１実施形態
１．１構成
１．１．１情報処理システムの構成
第１実施形態に係るメモリシステムを含む情報処理システムの構成について、図１を用いて説明する。図１は、第１実施形態に係るメモリシステムを含む情報処理システムの構成の一例を示すブロック図である。図１に示すように、情報処理システム１は、ホスト２及びメモリシステム３を含む。ホスト２及びメモリシステム３は、ホストバスＨＢを介して接続される。
【０００９】
ホスト２は、メモリシステム３を制御するデバイスである。ホスト２は、ホストとして動作する情報処理装置に備えられるプロセッサおよびメインメモリを含むシステムであり、メモリシステム３にアクセス可能に構成されている。なお、ホスト２を構成するプロセッサは、例えばマルチコアプロセッサであり、複数のプログラム（アプリケーションプログラム）を並列に実行するように構成されている。
【００１０】
メモリシステム３は、例えばアプリケーションプログラムを実行するホスト２によってアクセス（ロードまたはストア）される各種データを格納するメモリデバイスである。ホスト２とメモリシステム３を接続するバス（ホストバスＨＢ）は、例えばＣＸＬ（ＣｏｍｐｕｔｅＥｘｐｒｅｓｓＬｉｎｋ
ＴＭ
）規格に準拠したＣＸＬバスである。ＣＸＬはＰＣＩＥｘｐｒｅｓｓ（ＰＣＩｅ）に基づく規格であり、メモリシステム３は、例えば、ＣＸＬ．ｍｅｍと称されるＰＣＩｅデバイスに対してロードコマンドまたはストアコマンドでアクセス可能なプロトコルに従ってホスト２からアクセスされる。なお、本明細書の説明では、ロードコマンドのことを「ホストからのリード要求（あるいは単にリード要求）」、ストアコマンドのことを「ホストからのライト要求（あるいは単にライト要求）として記載する。
（【００１１】以降は省略されています）

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