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公開番号2025060996
公報種別公開特許公報(A)
公開日2025-04-10
出願番号2025000099,2021501979
出願日2025-01-06,2020-02-17
発明の名称電子回路
出願人国立研究開発法人科学技術振興機構
代理人弁理士法人片山特許事務所
主分類G06G 7/60 20060101AFI20250403BHJP(計算;計数)
要約【課題】消費電力を削減する電子回路を提供する。
【解決手段】本発明は、入力端子に入力する入力電流の履歴に自己の内部状態が依存し、前記内部状態が閾値に達すると、単発のスパイク信号を出力端子に出力し、かつ、前記内部状態を初期値にリセットするスパイク生成回路と、前記スパイク生成回路から前記単発のスパイク信号を受信してアンテナに電磁波を出力する無線通信回路と、を備える電子回路である。
【選択図】図86

特許請求の範囲【請求項１】
入力端子に入力する入力電流の履歴に自己の内部状態が依存し、前記内部状態が閾値に達すると、単発のスパイク信号を出力端子に出力し、かつ、前記内部状態を初期値にリセットするスパイク生成回路と、
前記スパイク生成回路から前記単発のスパイク信号を受信してアンテナに電磁波を出力する無線通信回路と、
を備える電子回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、電子回路に関する。
続きを表示（約 5,500 文字）【背景技術】
【０００２】
ニューラルネットワークに用いられるニューロン回路等のスパイク生成回路が知られている（例えば特許文献１、２、６）。複数のインバータを多段接続する回路が知られている（例えば特許文献３－５）。
【先行技術文献】
【特許文献】
【０００３】
特開２００１－１４８６１９号公報
特開２００６－２４３８７７号公報
特開２０１２－４４２６５号公報
特開平８－２４２１４８号公報
特開２０００－１０６５２１号公報
国際公開第２０１８／１００７９０号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ニューロン回路のようなスパイク生成回路において、消費電力を小さくすることが求められている。
【０００５】
本発明は、上記課題に鑑みなされたものであり、消費電力を削減することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、入力端子に入力する入力電流の履歴に自己の内部状態が依存し、前記内部状態が閾値に達すると、単発のスパイク信号を出力端子に出力し、かつ、前記内部状態を初期値にリセットするスパイク生成回路と、前記スパイク生成回路から前記単発のスパイク信号を受信してアンテナに電磁波を出力する無線通信回路と、を備える電子回路である。
【発明の効果】
【０００７】
本発明によれば、消費電力を削減することができる。
【図面の簡単な説明】
【０００８】
図１（ａ）および図１（ｂ）は、実施例１およびその変形例１に係るスパイク生成回路の回路図である。
図２（ａ）は、実施例１の変形例２に係るスパイク生成回路の回路図、図２（ｂ）は、ノードＮ１および出力端子Ｔｏｕｔの電圧を示す図である。
図３（ａ）は、実施例１の変形例３に係るスパイク生成回路の回路図、図３（ｂ）は、ノードＮｉ、Ｎ１および出力端子Ｔｏｕｔの電圧を示す図である。
図４（ａ）は、実施例１の変形例４に係るスパイク生成回路の回路図、図４（ｂ）は、ノードＮ１および出力端子Ｔｏｕｔの電圧を示す図である。
図５（ａ）は、実施例１の変形例５に係るスパイク生成回路の回路図、図５（ｂ）は、ノードＮｉ、Ｎ１および出力端子Ｔｏｕｔの電圧を示す図である。
図６（ａ）は、実施例２に係るスパイク生成回路の回路図、図６（ｂ）は、時間に対する各電圧を示す図である。
図７（ａ）は、実施例２の変形例１に係るスパイク生成回路の回路図、図７（ｂ）は、時間に対する各電圧を示す図である。
図８は、実施例３に係るスパイク生成回路の回路図である。
図９（ａ）および図９（ｂ）は、実施例３における時間に対する各ノードの電圧を示す図である。
図１０（ａ）および図１０（ｂ）は、実施例３における時間に対する入力電圧、出力電圧および消費電流を示す図である。
図１１（ａ）から図１１（ｄ）は、実施例３における時間に対する出力電圧を示す図である。
図１２（ａ）から図１２（ｄ）は、実施例３における時間に対する出力電圧を示す図である。
図１３（ａ）から図１３（ｄ）は、キャパシタＣ２の機能を説明する図である。
図１４（ａ）および図１４（ｂ）は、実施例３におけるスパイク生成回路の回路図である。
図１５（ａ）および図１５（ｂ）は、実施例３におけるスパイク生成回路の回路図である。
図１６（ａ）から図１６（ｄ）は、実施例３におけるスパイク生成回路の時間に対する出力電圧を示す図である。
図１７は、実施例３の変形例１のスパイク生成回路の回路図である。
図１８は、実施例３の変形例１における時間に対する各ノードの電圧を示す図である。
図１９（ａ）は、実施例３の変形例１に係るスパイク生成回路の別の例を示す回路図、図１９（ｂ）および図１９（ｃ）は、それぞれ実施例３の変形例２および３に係るスパイク生成回路の回路図である。
図２０（ａ）および図２０（ｂ）は、実施例３の変形例３における時間に対する各ノードの電圧を示す図である。
図２１は、実施例３の変形例４に係るスパイク生成回路の回路図である。
図２２（ａ）および図２２（ｂ）は、実施例４に係るスパイク生成回路の回路図である。
図２３（ａ）および図２３（ｂ）は、実施例４に係るスパイク生成回路の回路図である。
図２４は、実施例４における時間に対する各端子およびノードの電圧を示す図である。
図２５は、ＦＥＴ９１が設けられていない場合の時間に対する各電圧を示す図である。
図２６（ａ）および図２６（ｂ）は、実施例４の変形例１に係るスパイク生成回路の回路図である。
図２７（ａ）および図２７（ｂ）は、実施例４の変形例２に係るスパイク生成回路の回路図である
図２８（ａ）および図２８（ｂ）は、実施例４の変形例３に係るスパイク生成回路の回路図である。
図２９（ａ）および図２９（ｂ）は、実施例４の変形例４に係るスパイク生成回路の回路図である。
図３０（ａ）および図３０（ｂ）は、実施例４の変形例５に係るスパイク生成回路の回路図である。
図３１は、実施例５に係るスパイク生成回路の回路図である。
図３２（ａ）から図３２（ｅ）は、実施例５における時間に対するノードＮ１の電圧および出力電圧を示す図である。
図３３（ａ）から図３３（ｄ）は、実施例５における時間に対するノードＮ１の電圧および出力電圧を示す図である。
図３４（ａ）および図３４（ｂ）は、実施例５における入力電圧に対するそれぞれ周波数および周期を示す図である。
図３５は、実施例５の変形例１に係るスパイク生成回路の回路図である。
図３６（ａ）は、実施例５の変形例２に係るスパイク生成回路の回路図、図３６（ｂ）は、実施例５の変形例２のタイミングチャートである。
図３７は、実施例５の変形例３に係るスパイク生成回路の回路図である。
図３８（ａ）および図３８（ｂ）は、実施例５の変形例３における時間に対するノードＮ１の電圧および出力電圧を示す図である。
図３９は、実施例５の変形例４に係るスパイク生成回路の回路図である。
図４０（ａ）および図４０（ｂ）は、実施例５の変形例４における時間に対するノードＮ１の電圧および出力電圧を示す図である。
図４１は、実施例５の変形例５に係るスパイク生成回路の回路図である。
図４２（ａ）は、実施例５の変形例６に係るスパイク生成回路の回路図、図４２（ｂ）は、実施例５の変形例６のタイミングチャートである。
図４３（ａ）から図４３（ｃ）は、実施例６に係る情報処理回路のブロック図である。
図４４は、実施例７に係る電力変換回路のブロック図である。
図４５は、実施例７における判定回路の動作を説明する図である。
図４６（ａ）から図４６（ｃ）は、実施例７におけるスパイク生成回路の記号を示す図である。
図４７（ａ）から図４７（ｃ）は、実施例７におけるフリップフロップ回路の動作を示す図である。
図４８は、実施例７における判定回路の回路図である。
図４９は実施例７における時間に対する判定回路の各ノードの電圧を示す図である。
図５０は、実施例７における整流回路を示す回路図である。
図５１（ａ）から図５１（ｃ）は、実施例７における降圧回路の模式図である。
図５２は、実施例７における降圧回路の回路図である。
図５３は、実施例７における時間に対する降圧回路の各ノードの電圧を示す図である。
図５４は、実施例７における時間に対するノードＡおよびＲの電圧を示す図である。
図５５（ａ）から図５５（ｃ）は、実施例７における同期整流回路の模式図である。
図５６は、実施例７における同期整流回路の回路図である。
図５７は、実施例７における時間に対する同期整流回路の各ノードの電圧を示す図である。
図５８は、実施例７における時間に対する同期整流回路によるキャパシタの充電電圧を示す図である。
図５９は、実施例７における時間に対する発電電流およびキャパシタの電圧を示す図である。
図６０（ａ）および図６０（ｂ）は、それぞれ実施例８およびその変形例１に係るスパイク生成回路の回路図である。
図６１（ａ）および図６１（ｂ）は、シミュレーションに用いたそれぞれ実施例８の変形例１Ａおよび１に係るスパイク生成回路の回路図である。
図６２（ａ）から図６２（ｄ）は、実施例８の変形例１Ａのシミュレーション結果を示す時間に対する電圧を示す図である。
図６３（ａ）から図６３（ｄ）は、実施例８の変形例１のシミュレーション結果を示す時間に対する電圧を示す図である。
図６４（ａ）から図６４（ｃ）は、それぞれ実施例８の変形例２から４に係るスパイク生成回路の回路図である。
図６５は、実施例８の変形例５に係るスパイク生成回路の回路図である。
図６６（ａ）および図６６（ｂ）は、シミュレーションに用いたそれぞれ実施例８の変形例５Ａおよび５に係るスパイク生成回路の回路図である。
図６７（ａ）および図６７（ｂ）は、実施例８の変形例５Ａのシミュレーション結果を示す時間に対する電圧を示す図である。図６７（ｃ）および図６７（ｄ）は、実施例８の変形例５のシミュレーション結果を示す時間に対する電圧を示す図である。
図６８（ａ）から図６８（ｃ）は、それぞれ実施例８の変形例６から８に係るスパイク生成回路の回路図である。
図６９（ａ）から図６９（ｃ）は、それぞれ実施例８の変形例９から１１に係るスパイク生成回路の回路図である。
図７０（ａ）および図７０（ｂ）は、実施例８の変形例９における時間に対する各電圧を示す図である。
図７１は、実施例９に係る検出器のブロック図である。
図７２（ａ）および図７２（ｂ）は、実施例９に係る検出器の時間に対する各電圧を示す図である。
図７３は、実施例９の変形例１に係る検出器のブロック図である。
図７４は、実施例９の変形例１に係る検出器の時間に対する各電圧を示す図である。
図７５は、実施例９の変形例３に係る同期整流回路の回路図である。
図７６は、実施例９の変形例３に係る同期整流回路における時間に対する同期整流回路の各ノードの電圧を示す図である。
図７７（ａ）および図７７（ｂ）は、比較例１および実施例１０に係る電子回路のブロック図である。
図７８（ａ）は、スパイク生成回路を示す図、図７８（ｂ）および図７８（ｃ）は、時間に対するそれぞれ内部状態Ｓおよび出力電圧Ｖｏｕｔを示す図である。
図７９（ａ）および図７９（ｂ）は、比較例１および実施例１０に係る電子回路のブロック図である。
図８０（ａ）および図８０（ｂ）は、実施例１０に係る電子回路の例を示す図である。
図８１（ａ）および図８１（ｂ）は、それぞれ実施例１０の変形例１および２に係る電子回路のブロック図である。
図８２（ａ）および図８２（ｂ）は、実施例１０の変形例３に係る電子回路のブロック図、図８２（ｃ）は、実施例１０の変形例３に係る電子回路のシンボルを示す図である。
図８３（ａ）および図８３（ｂ）は、実施例１０の変形例３における電子回路に入力するスパイク信号の例を示す図である。
図８４（ａ）および図８４（ｂ）は、実施例１０の変形例３における電子回路から出力するスパイク信号が用いられる回路例を示す図である。
図８５（ａ）および図８５（ｃ）は、実施例１０の変形例３における電子回路から出力するスパイク信号が用いられる例を示す回路図、図８５（ｂ）および図８５（ｄ）は、アンテナから出力される電磁波の大きさを示す図である。
図８６は、実施例１０の変形例４に係るネットワーク回路の模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、本発明の実施例について説明する。
【実施例】
【００１０】
図１（ａ）および図１（ｂ）は、実施例１およびその変形例１に係るスパイク生成回路の回路図である。図１（ａ）に示すように、実施例１のスパイク生成回路１３０は、インバータ１２、ＦＥＴ（Field Effect Transistor）１４、反転回路１６および遅延回路１７を備える。インバータ１２は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータであり、ＮＦＥＴ１３ａ（ＮチャネルＦＥＴ）およびＰＦＥＴ１３ｂ（ＰチャネルＦＥＴ）を備える。
（【００１１】以降は省略されています）

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