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公開番号2025043598
公報種別公開特許公報(A)
公開日2025-04-01
出願番号2023150970
出願日2023-09-19
発明の名称半導体集積回路および半導体装置
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H03K 23/00 20060101AFI20250325BHJP(基本電子回路)
要約【課題】グレイコードを好適に生成できる半導体集積回路および半導体装置を提供すること。
【解決手段】第1FFおよび第2FFのクロック端子にはクロック信号が入力される。第2FFのD端子には第1FFのQ端子が出力する第1信号が入力される。第1インバータは第2FFのQ端子から出力される第2信号に対して反転の演算を行う。第1インバータから出力される信号は第1FFのD端子に入力される。第2インバータは、第1信号に対して反転の演算を行う。(L-1)個の加算器のそれぞれは、キャリー信号に基づく加算によってグレイコードのうちのそれぞれ異なるビットを演算する。回路ブロックは、第1加算器のキャリー信号を第1信号と第2信号との論理積の演算に基づいて生成する。回路ブロックは、第2加算器～第(L-1)加算器のキャリー信号を第2信号と第2インバータが出力する信号とに基づいて生成する。
【選択図】図1
特許請求の範囲【請求項１】
第１クロック信号のカウント値に応じたＬビット（ただしＬは３以上の整数）のグレイコードを生成する半導体集積回路であって、
前記第１クロック信号がクロック端子に入力される第１フリップフロップと、
前記第１クロック信号がクロック端子に入力される第２フリップフロップであって、前記第２フリップフロップのＤ端子には前記第１フリップフロップのＱ端子から出力される第１信号が入力される、前記第２フリップフロップと、
前記第２フリップフロップのＱ端子から出力される第２信号に対して反転の演算を行う第１インバータであって、前記第１インバータから出力される信号が前記第１フリップフロップのＤ端子に入力される、前記第１インバータと、
前記第１信号に対して反転の演算を行う第２インバータと、
それぞれは入力されるキャリー信号に基づく加算によって前記グレイコードのうちのそれぞれ異なるビットを演算する（Ｌ－１）個の加算器と、
前記（Ｌ－１）個の加算器のうちの第１加算器に入力されるキャリー信号を前記第１信号と前記第２信号との論理積の演算に基づいて生成し、前記（Ｌ－１）個の加算器のうちの第２加算器から第（Ｌ－１）加算器までのそれぞれに入力されるキャリー信号を前記第２信号と前記第２インバータが出力する信号とに基づいて生成する、回路ブロックと、
前記第２信号を出力する第１端子と、
前記（Ｌ－１）個の加算器のうちそれぞれに対応する加算器から出力される信号をそれぞれ出力する（Ｌ－１）個の第２端子と、
を備える半導体集積回路。
続きを表示（約 4,100 文字）【請求項２】
前記（Ｌ－１）個の加算器のそれぞれは、
前記第１クロック信号がクロック端子に入力される第３フリップフロップと、
入力されるキャリー信号と前記第３フリップフロップのＱ端子から出力される第３信号との排他的論理和を演算する排他的論理和回路であって、前記排他的論理和回路から出力される信号が前記第３フリップフロップのＤ端子に入力される、前記排他的論理和回路と、
を備え、
前記（Ｌ－１）個の第２端子のそれぞれは、対応する前記（Ｌ－１）個の加算器のそれぞれの第３信号を出力する、
請求項１に記載の半導体集積回路。
【請求項３】
前記第（Ｌ－１）加算器が備える前記第３フリップフロップのＱ端子から出力される前記第３信号と、前記（Ｌ－１）個の加算器のうちの第（Ｌ－２）加算器が備える前記第３フリップフロップのＱ端子から出力される前記第３信号と、の排他的論理和を演算し、前記排他的論理和の演算によって得られた信号に対して反転の演算を実行する排他的ノア回路と、
前記排他的ノア回路から出力される第４信号と、前記第（Ｌ－１）加算器のためのキャリー信号として前記回路ブロックから出力される第５信号と、の論理積を演算する第１論理積回路と、
をさらに備え、
前記第（Ｌ－１）加算器が備える前記排他的論理和回路は、前記第１論理積回路から出力される信号と、前記第（Ｌ－１）加算器が備える前記第３フリップフロップのＱ端子から出力される前記第３信号と、の排他的論理和を演算する、
請求項２に記載の半導体集積回路。
【請求項４】
前記第４信号に対して反転の演算を行う第３インバータと、
前記第３インバータから出力される信号と前記第５信号との論理積を演算する第２論理積回路と、
前記第２論理積回路から出力される信号を出力する第３端子と、
をさらに備える請求項３に記載の半導体集積回路。
【請求項５】
第１クロック信号のカウント値に応じたＬビット（ただしＬは３以上の整数）のグレイコードを生成する半導体集積回路であって、
前記第１クロック信号がクロック端子に入力される第１フリップフロップと、
選択信号が入力される第１端子と、
前記第１フリップフロップのＱ端子から出力される第１信号と前記選択信号との排他的論理和を演算し、前記排他的論理和の演算によって得られた信号に対して反転の演算を実行する第１排他的ノア回路と、
前記第１クロック信号がクロック端子に入力される第２フリップフロップであって、前記第２フリップフロップのＤ端子には前記第１排他的ノア回路から出力される信号が入力される、前記第２フリップフロップと、
前記第２フリップフロップのＱ端子から出力される第２信号と前記選択信号との排他的論理和を演算する第１排他的論理和回路であって、前記第１排他的論理和回路から出力される信号が前記第１フリップフロップのＤ端子に入力される、前記第１排他的論理和回路と、
前記第１信号と前記選択信号との排他的論理和を演算し、前記排他的論理和の演算によって得られた信号に対して反転の演算を実行する第２排他的ノア回路と、
前記第１信号と前記選択信号との排他的論理和を演算する第２排他的論理和回路と、
それぞれは入力されるキャリー信号に基づく加算によって前記グレイコードのうちのそれぞれ異なるビットを演算する（Ｌ－１）個の加算器と、
前記（Ｌ－１）個の加算器のうちの第１加算器に入力されるキャリー信号を前記第２排他的ノア回路から出力される信号と前記第２信号との論理積の演算に基づいて生成し、前記（Ｌ－１）個の加算器のうちの第２加算器から第（Ｌ－１）加算器までのそれぞれに入力されるキャリー信号を第２排他的論理和回路から出力される信号と前記第２信号とに基づいて生成する、回路ブロックと、
前記第２信号を出力する第２端子と、
前記（Ｌ－１）個の加算器のうちそれぞれに対応する加算器から出力される信号をそれぞれ出力する（Ｌ－１）個の第３端子と、
を備える半導体集積回路。
【請求項６】
前記（Ｌ－１）個の加算器のそれぞれは、
前記第１クロック信号がクロック端子に入力される第３フリップフロップと、
入力されるキャリー信号と前記第３フリップフロップのＱ端子から出力される第３信号との排他的論理和を演算する第３排他的論理和回路であって、前記第３排他的論理和回路から出力される信号が前記第３フリップフロップのＤ端子に入力される、前記第３排他的論理和回路と、
を備え、
前記（Ｌ－１）個の第２端子のそれぞれは、対応する前記（Ｌ－１）個の加算器のそれぞれの第３信号を出力する、
請求項５に記載の半導体集積回路。
【請求項７】
前記第（Ｌ－１）加算器が備える前記第３フリップフロップのＱ端子から出力される前記第３信号と、前記（Ｌ－１）個の加算器のうちの第（Ｌ－２）加算器が備える前記第３フリップフロップのＱ端子から出力される前記第３信号と、の排他的論理和を演算する第４排他的論理和回路と、
前記第４排他的論理和回路から出力される信号と前記選択信号との排他的論理和を演算する第５排他的論理和回路と、
前記第５排他的論理和回路から出力される第４信号と、前記第（Ｌ－１）加算器のためのキャリー信号として前記回路ブロックから出力される第５信号と、の論理積を演算する第１論理積回路と、
をさらに備え、
前記第（Ｌ－１）加算器が備える前記第３排他的論理和回路は、前記第１論理積回路から出力される信号と、前記第（Ｌ－１）加算器が備える前記第３フリップフロップのＱ端子から出力される前記第３信号と、の排他的論理和を演算する、
請求項６に記載の半導体集積回路。
【請求項８】
前記第４信号に対して反転の演算を行うインバータと、
前記インバータから出力される信号と前記第５信号との論理積を演算する第２論理積回路と、
前記第２論理積回路から出力される信号を出力する第４端子と、
をさらに備える請求項７に記載の半導体集積回路。
【請求項９】
第１クロック信号のカウント値に応じたＬビット（ただしＬは３以上の整数）のグレイコードを生成する半導体集積回路であって、
前記第１クロック信号がクロック端子に入力される第１フリップフロップと、
前記第１クロック信号がクロック端子に入力される第２フリップフロップであって、前記第２フリップフロップのＱ端子が出力する第１信号が前記第１フリップフロップのＤ端子に入力される、前記第２フリップフロップと、
前記第１フリップフロップのＱ端子が出力する第２信号に対して反転の演算を行う第１インバータであって、前記第１インバータが出力する前記第２信号を反転した第３信号が前記第２フリップフロップのＤ端子に入力される、前記第１インバータと、
それぞれは入力されるキャリー信号に基づく加算によって前記グレイコードのうちのそれぞれ異なるビットを演算する（Ｌ－１）個の加算器と、
前記（Ｌ－１）個の加算器のうちの第１加算器に入力されるキャリー信号を前記第１信号と前記第３信号との論理積の演算に基づいて生成し、前記（Ｌ－１）個の加算器のうちの第２加算器から第（Ｌ－１）加算器までのそれぞれに入力されるキャリー信号を前記第１信号と前記第２信号とに基づいて生成する、回路ブロックと、
前記第１信号を出力する第１端子と、
前記（Ｌ－１）個の加算器のうちそれぞれに対応する加算器から出力される信号をそれぞれ出力する（Ｌ－１）個の第２端子と、
を備え、
前記（Ｌ－１）個の加算器のそれぞれは、
前記第１クロック信号がクロック端子に入力される第３フリップフロップと、
入力されるキャリー信号と前記第３フリップフロップのＱ端子が出力する第４信号との排他的論理和を演算し、前記排他的論理和の演算によって得られた信号を前記第３フリップフロップのＤ端子に入力する第１排他的論理和回路と、
を備え、
前記（Ｌ－１）個の第２端子のそれぞれは、対応する前記（Ｌ－１）個の加算器のそれぞれの第４信号を出力し、
前記第（Ｌ－１）加算器が備える前記第３フリップフロップのＱ端子から出力される前記第４信号と、前記（Ｌ－１）個の加算器のうちの第（Ｌ－２）加算器が備える前記第３フリップフロップのＱ端子から出力される前記第４信号と、の排他的論理和を演算する第２排他的論理和回路と、
前記第２排他的論理和回路から出力される第５信号と、前記第（Ｌ－１）加算器のためのキャリー信号として前記回路ブロックから出力される第６信号と、の論理積を演算する第１論理積回路と、
をさらに備え、
前記第（Ｌ－１）加算器が備える前記第１排他的論理和回路は、前記第１論理積回路から出力される信号と、前記第（Ｌ－１）加算器が備える前記第３フリップフロップのＱ端子から出力される前記第４信号と、の排他的論理和を演算する、
半導体集積回路。
【請求項１０】
前記第５信号に対して反転の演算を行う第２インバータと、
前記第２インバータから出力される信号と前記第６信号との論理積を演算する第２論理積回路と、
前記第２論理積回路から出力される信号を出力する第３端子と、
をさらに備える請求項９に記載の半導体集積回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体集積回路および半導体装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
クロックのカウント値に応じたグレイコードを出力する半導体集積回路として、グレイコードカウンタがある。グレイコードは、１のカウント値の変化に対して１ビットしか変化しないコードである。
【先行技術文献】
【特許文献】
【０００３】
特開２００８－１３１０７１号公報
【非特許文献】
【０００４】
M. Cohen, and S. Even, "A Gray code counter," IEEE Transactions on Computers, vol. C-18, no.7, pp. 662-664, Jul. 1969.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、グレイコードを好適に生成できる半導体集積回路および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、半導体集積回路は、第１クロック信号のカウント値に応じたＬビット（ただしＬは３以上の整数）のグレイコードを生成する。半導体集積回路は、第１フリップフロップと、第２フリップフロップと、第１インバータと、第２インバータと、（Ｌ－１）個の加算器と、回路ブロックと、第１端子と、（Ｌ－１）個の第２端子と、を備える。第１フリップフロップのクロック端子および第２フリップフロップのクロック端子には第１クロック信号が入力される。第２フリップフロップのＤ端子には第１フリップフロップのＱ端子が出力する第１信号が入力される。第１インバータは第２フリップフロップのＱ端子から出力される第２信号に対して反転の演算を行う。第１インバータから出力される信号は第１フリップフロップのＤ端子に入力される。第２インバータは、第１信号に対して反転の演算を行う。（Ｌ－１）個の加算器のそれぞれは、入力されるキャリー信号に基づく加算によってグレイコードのうちのそれぞれ異なるビットを演算する。回路ブロックは、（Ｌ－１）個の加算器のうちの第１加算器に入力されるキャリー信号を第１信号と第２信号との論理積の演算に基づいて生成する。回路ブロックは、（Ｌ－１）個の加算器のうちの第２加算器から第（Ｌ－１）加算器までのそれぞれに入力されるキャリー信号を第２信号と第２インバータが出力する信号とに基づいて生成する。第１端子は、第２信号を出力する。（Ｌ－１）個の第２端子は、（Ｌ－１）個の加算器のうちそれぞれに対応する加算器から出力される信号をそれぞれ出力する。
【図面の簡単な説明】
【０００７】
第１の実施形態のグレイコードカウンタの回路構成の一例を示す図。
第１の実施形態のグレイコードカウンタにおける各種信号の遷移の一例を示すタイミングチャート。
図２に示したタイミングチャートに対応した真理値表。
第２の実施形態のグレイコードカウンタの回路構成の一例を示す図。
第２の実施形態のグレイコードカウンタにおける各種信号の遷移の一例を示すタイミングチャート。
第３の実施形態のグレイコードカウンタの回路構成の一例を示す図。
第３の実施形態のグレイコードカウンタにおける各種信号の遷移の一例を示すタイミングチャート。
第４の実施形態のグレイコードカウンタの回路構成の一例を示す図。
第４の実施形態のグレイコードカウンタにかかる、選択信号ＳＥＬが「０」にセットされている場合における真理値表。
第４の実施形態のグレイコードカウンタにおける各種信号の遷移の一例を示すタイミングチャート。
第５の実施形態のグレイコードカウンタの回路構成の一例を示す図。
第５の実施形態のグレイコードカウンタにおける各種信号の遷移の一例を示すタイミングチャート。
第６の実施形態のグレイコードカウンタの回路構成の一例を示す図。
第６の実施形態のグレイコードカウンタにおける各種信号の遷移の一例を示すタイミングチャート。
第７の実施形態のグレイコードカウンタの回路構成の一例を示す図。
第７の実施形態のグレイコードカウンタにおける各種信号の遷移の一例を示すタイミングチャート。
第８の実施形態のグレイコードカウンタの回路構成の一例を示す図。
第８の実施形態のグレイコードカウンタにおける各種信号の遷移の一例を示すタイミングチャート。
第９の実施形態のメモリシステムの構成の一例を示す図。
第９の実施形態のブリッジチップの一部の構成の一例を示す図。
第９の実施形態の周波数カウンタの構成の一例を示す図。
第９の実施形態の周波数カウンタにおける各種信号の波形の一例を示すタイミングチャート。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体集積回路および半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の半導体集積回路であるグレイコードカウンタの回路構成の一例を示す図である。以降では、信号のレベルに対応する論理値に関し、「Ｈ」ステートは「１」、「Ｌ」ステートは「０」を表すこととして説明する。
【００１０】
グレイコードカウンタ１は、それに入力されるクロック信号ＣＬＫのカウント値に応じたＬビット（ただしＬは３以上の整数）のグレイコードを出力する。
（【００１１】以降は省略されています）

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