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公開番号2025042936
公報種別公開特許公報(A)
公開日2025-03-28
出願番号2023150146
出願日2023-09-15
発明の名称半導体装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H01L 25/00 20060101AFI20250321BHJP(基本的電気素子)
要約【課題】半導体装置の小型化を図る。
【解決手段】半導体装置は、複数の配線層を内部に含むインターポーザ基板と、インターポーザ基板上に配置される第1半導体チップと、外部から供給される電圧を変圧して第1半導体チップに供給する電源回路と、を備える。電源回路は、インターポーザ基板の複数の配線層のうちの少なくとも2層の配線層にそれぞれ形成される複数のコイルパターンにより構成されるインダクタと、キャパシタと、を有する。
【選択図】図1
特許請求の範囲【請求項１】
複数の配線層を内部に含むインターポーザ基板と、
前記インターポーザ基板上に配置される第１半導体チップと、
外部から供給される電圧を変圧して前記第１半導体チップに供給する電源回路と、を備え、
前記電源回路は、
前記インターポーザ基板の前記複数の配線層のうちの少なくとも２層の配線層にそれぞれ形成される複数のコイルパターンにより構成されるインダクタと、
キャパシタと、を有する
半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記インターポーザ基板は、前記複数の配線層として４層以上の配線層を含み、
前記インダクタは、前記インターポーザ基板の前記４層以上の配線層にそれぞれ形成される４つ以上のコイルパターンにより構成される
請求項１に記載の半導体装置。
【請求項３】
前記複数のコイルパターンは、前記インターポーザ基板の前記複数の配線層の全てにそれぞれ形成される
請求項１に記載の半導体装置。
【請求項４】
前記インターポーザ基板の内部には、前記複数の配線層が第１方向に積層して形成され、
前記複数のコイルパターンは、前記第１方向から見て前記第１半導体チップと重なる部分を含まない
請求項１に記載の半導体装置。
【請求項５】
前記インターポーザ基板の内部には、前記複数の配線層が第１方向に積層して形成され、
前記複数のコイルパターンは、前記第１方向から見て互いに重なる位置に配置される
請求項１に記載の半導体装置。
【請求項６】
前記第１半導体チップは、前記電源回路のスイッチング素子、及び前記スイッチング素子を制御する制御回路を含む
請求項１に記載の半導体装置。
【請求項７】
前記電源回路のスイッチング素子、及び前記スイッチング素子を制御する制御回路を含み、前記第１半導体チップとは異なる第２半導体チップを更に備える
請求項１に記載の半導体装置。
【請求項８】
メモリチップをさらに備え、
前記第１半導体チップは、前記メモリチップを制御するように構成されたコントローラチップである
請求項１に記載の半導体装置。
【請求項９】
前記インターポーザ基板の内部には、前記複数の配線層が第１方向に積層して形成され、
前記複数のコイルパターンは、前記第１方向から見て前記メモリチップと重なる位置に配置されている
請求項８に記載の半導体装置。
【請求項１０】
メモリチップと、
前記メモリチップと前記インターポーザ基板との間に配置されるスペーサと、を更に備え、
前記第１半導体チップは前記メモリチップを制御するように構成されたコントローラチップであり、
前記インターポーザ基板の内部には、前記複数の配線層が第１方向に積層して形成され、
前記メモリチップは、前記第１方向において前記インターポーザ基板の主面から離間して配置され、
前記複数のコイルパターンは、前記第１方向から見て前記スペーサと重なる位置に配置されている
請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
半導体メモリチップと半導体コントローラチップとが内蔵された半導体装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１４２０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
開示された実施形態は、半導体装置の小型化を図る。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、複数の配線層を内部に含むインターポーザ基板と、インターポーザ基板上に配置される第１半導体チップと、外部から供給される電圧を変圧して第１半導体チップに供給する電源回路と、を備える。電源回路は、インターポーザ基板の複数の配線層のうちの少なくとも２層の配線層にそれぞれ形成される複数のコイルパターンにより構成されるインダクタと、キャパシタと、を有する。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体装置の正面構造を示す正面図。
第１実施形態の半導体装置の平面構造を示す平面図。
図２のＩＩＩ－ＩＩＩ線に沿った断面構造を示す断面図。
第１実施形態の電源回路の構成を示す回路図。
（Ａ）～（Ｄ）は、第１実施形態のインダクタが有する複数のコイルパターンのそれぞれの平面構造を模式的に示す図。
第１実施形態のインダクタの斜視構造を模式的に示す斜視図。
（Ａ）～（Ｄ）は、第１実施形態の変形例のインダクタが有する複数のコイルパターンのそれぞれの平面構造を模式的に示す図。
第２実施形態の半導体装置の正面構造を示す正面図。
第３実施形態の電源回路の構成を示す回路図。
第３実施形態の半導体装置の正面構造を示す正面図。
第３実施形態の半導体装置の平面構造を示す平面図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
１第１実施形態
第１実施形態の半導体装置について説明する。本実施形態の半導体装置は、ＮＡＮＤ型フラッシュメモリチップを含む半導体パッケージである。本実施形態の半導体装置は、例えばスマートフォンに搭載されるユニバーサルフラッシュストレージ（ＵｎｉｖｅｒｓａｌＦｌａｓｈＳｔｏｒａｇｅ：ＵＦＳ）デバイスである。
【０００８】
１．１半導体装置の構成
図１は、本実施形態の半導体装置１の正面構造を示す正面図である。図１に示されるように、半導体装置１は、基板３に実装され得る。
【０００９】
基板３は例えばプリント回路板（ＰＣＢ）である。基板３の表面３０には半導体装置１が実装され得る。以下では、基板３の表面３０に直交する方向をＺ方向と称する。また、Ｚ方向に直交し、且つ互いに直交する軸方向をＸ方向及びＹ方向と称する。Ｚ方向は第１方向の一例である。
【００１０】
半導体装置１は、インターポーザ基板５０、コントローラチップ５１、複数のメモリチップ５２、スペーサ５３、及び封止材５４を備えている。半導体装置１は、コントローラチップ５１及び複数のメモリチップ５２等を封止材５４により一体的に封止した、いわゆる半導体パッケージである。なお、図１は、封止材５４の一部を破断した破断断面構造を示しているが、封止材５４の断面を示すハッチングが省略されている。他の図でも同様に封止材５４の断面を示すハッチングが省略されている。
（【００１１】以降は省略されています）

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