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公開番号2025034183
公報種別公開特許公報(A)
公開日2025-03-13
出願番号2023140410
出願日2023-08-30
発明の名称メモリシステム及び情報処理システム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G06F 12/00 20060101AFI20250306BHJP(計算;計数)
要約【課題】消費電力を低減する。
【解決手段】一実施形態のメモリシステムは、複数のメモリセルを含む不揮発性メモリと、外部のホストから転送される書込みデータを不揮発性メモリに、メモリセルあたり第1ビット数で書き込む第1状態と、第1ビット数より多い第2ビット数で書き込む第2状態と、を有するメモリコントローラと、を備える。メモリコントローラは、ホストからの第1要求に応じて、書込みデータの転送レートに関する情報をホストに送信するように構成される。情報は、第1状態に関連付けられた第1情報と、第2状態に関連付けられた第2情報と、を含む。
【選択図】図7
特許請求の範囲【請求項１】
複数のメモリセルを含む不揮発性メモリと、
外部のホストから転送される書込みデータを前記不揮発性メモリに、メモリセルあたり第１ビット数で書き込む第１状態と、前記第１ビット数と異なる第２ビット数で書き込む第２状態と、を有するメモリコントローラと、
を備え、
前記メモリコントローラは、前記ホストからの第１要求に応じて、前記書込みデータの転送レートに関する情報を前記ホストに送信するように構成され、
前記情報は、
前記第１状態に関連付けられた第１情報と、
前記第２状態に関連付けられた第２情報と、
を含む、
メモリシステム。
続きを表示（約 1,300 文字）【請求項２】
前記第１情報及び前記第２情報の各々は、前記ホストからの前記書込みデータの転送に使用されるバスのレーン数、及び周波数のうちの少なくとも一つを含む、
請求項１記載のメモリシステム。
【請求項３】
前記第１情報は、第１レーン数及び第１周波数を含み、
前記第２情報は、第２レーン数及び第２周波数を含み、
前記第１レーン数と前記第２レーン数とが等しい場合、前記第１周波数は、前記第２周波数よりも高く、
前記第１周波数と前記第２周波数とが等しい場合、前記第１レーン数は、前記第２レーン数よりも多い、
請求項２記載のメモリシステム。
【請求項４】
前記メモリコントローラは、
前記第１状態において、前記ホストから第１転送レートで前記書込みデータを受信し、
前記第２状態において、前記ホストから前記第１転送レートと異なる第２転送レートで前記書込みデータを受信する
ように構成された、
請求項１記載のメモリシステム。
【請求項５】
前記メモリコントローラは、
前記第１状態において、前記ホストに前記第１転送レートと独立な第３転送レートでデータを送信し、
前記第２状態において、前記ホストに前記第２転送レートと独立な第４転送レートでデータを送信する
ように構成された、
請求項４記載のメモリシステム。
【請求項６】
前記第１ビット数は、前記第２ビット数より小さく、
前記第１転送レートは、前記第２転送レートより高い、
請求項４記載のメモリシステム。
【請求項７】
前記第１ビット数は、前記第２ビット数より小さく、
前記第１状態の前記メモリコントローラは、
前記ホストからの書込み要求に応じて、前記書込みデータを前記不揮発性メモリにメモリセルあたり前記第１ビット数で書き込む第１書込み処理を実行し、
前記第１書込み処理の完了後に前記ホストに書込み処理の完了を通知し、
前記通知の後、前記不揮発性メモリから前記書込みデータを読み出し、前記不揮発性メモリにメモリセルあたり前記第２ビット数で書き込む第２書込み処理を実行する
ように構成された、
請求項１記載のメモリシステム。
【請求項８】
前記第１状態の前記メモリコントローラは、前記第２書込み処理を、前記ホストからの要求に依らず実行するように構成された、
請求項７記載のメモリシステム。
【請求項９】
前記第１書込み処理によって前記書込みデータが前記不揮発性メモリに書き込まれる時間は、前記第２書込み処理によって前記書込みデータが前記不揮発性メモリに書き込まれる時間より短い、
請求項７記載のメモリシステム。
【請求項１０】
前記第１ビット数は、１である、
請求項７記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリシステム及び情報処理システムに関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
ホストと、ホストに接続されるメモリシステムと、を含む情報処理システムが知られている。メモリシステムは、不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、不揮発性メモリを制御するメモリコントローラと、を含む。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２１／０２９４６５４号明細書
米国特許第１１２７５６２０号明細書
米国特許出願公開第２０２１／００３４５３６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
消費電力を低減する。
【課題を解決するための手段】
【０００５】
実施形態のメモリシステムは、複数のメモリセルを含む不揮発性メモリと、外部のホストから転送される書込みデータを上記不揮発性メモリに、メモリセルあたり第１ビット数で書き込む第１状態と、上記第１ビット数より多い第２ビット数で書き込む第２状態と、を有するメモリコントローラと、を備える。上記メモリコントローラは、上記ホストからの第１要求に応じて、上記書込みデータの転送レートに関する情報を上記ホストに送信するように構成される。上記情報は、上記第１状態に関連付けられた第１情報と、上記第２状態に関連付けられた第２情報と、を含む。
【図面の簡単な説明】
【０００６】
実施形態に係る情報処理システムの構成の一例を示すブロック図。
実施形態に係るホスト及びメモリコントローラの接続構成の一例を示すブロック図。
実施形態に係るメモリシステムに記憶される転送レート情報のデータ構造の一例を示す図。
実施形態に係る不揮発性メモリの構成の一例を示す回路図。
実施形態に係る複数のメモリセルトランジスタの閾値電圧分布の第１例を示す図。
実施形態に係る複数のメモリセルトランジスタの閾値電圧分布の第２例を示す図。
実施形態に係る情報処理システムにおける転送レート変更処理を含む一連の処理の一例を示すシーケンス図。
実施形態に係る情報処理システムにおける転送レート変更処理の一例を示すシーケンス図。
変形例に係るメモリシステムに記憶される転送レート情報のデータ構造の一例を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【０００８】
１．実施形態
１．１構成
１．１．１情報処理システム
実施形態に係る情報処理システムの構成について説明する。
【０００９】
図１は、実施形態に係る情報処理システムの構成の一例を示すブロック図である。図１に示すように、情報処理システム１は、ホスト２及びメモリシステム３を含む。
【００１０】
ホスト２は、メモリシステム３を使用してデータを処理するデータ処理装置である。ホスト２は、例えば、スマートフォンに実装されるモバイルＳｏＣ（System on a Chip）である。
（【００１１】以降は省略されています）

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